ارائه ی یک معماری مبتنی بر ترکیب باس و شبکه روی تراشه جهت سیستم های روی تراشه و توسعه ی الگوریتم نگاشت و مسیریابی درآن

با پیشرفت تکنولوژی ساخت تراشه های نیمه هادی، امکان قرار گرفتن اجزای مختلف یک سیستم با ده ها پردازنده بر روی یک تراشه به وجود آمده است. شبکه ی روی تراشه، به عنوان یک شبکه ی ارتباطی موثر برای چنین سیستم هایی به کار می رود. شبکه روی تراشه از مجموعه ای از مسیریاب ها که با کانال های ارتباطی به هم متصل شده اند، تشکیل شده است. در توپولوژی شبکه روی تراشه هر مسیریاب به یک پردازنده متصل است و هر دو در ناحیه محدودی به نام خانه ی شبکه روی تراشه قرار می گیرند. کارایی بالا، مقیاس پذیری، ساختار پیمانه ای و قابلیت موازی سازی ارتباط ها از جمله مزیت های شبکه روی تراشه است. تاخیر سیستم های روی تراشه به میزان زیادی وابسته به زیربنای ارتباطی است. به همین دلیل، طراحی ساختار ارتباطی با تاخیر کم، اجتناب ناپذیر است. روند کلی طراحی شبکه روی تراشه شامل تولید گراف مشخصه کاربرد، انتخاب پردازنده ی مناسب، انتخاب توپولوژی مناسب، نگاشت هسته های پردازشی به توپولوژی شبکه روی تراشه و انتخاب الگوریتم مسیریابی مناسب می باشد. توپولوژی و الگوریتم نگاشت دو فاکتور مهم هستند که بر روی تاخیر ارتباطات سیستم روی تراشه تاثیر بسزایی دارند. در این پایان نامه یک توپولوژی جدید با هدف کاهش تاخیر ارتباطات ارائه شده است. این توپولوژی، ترکیبی از باس و شبکه روی تراشه است، به طوریکه مزیت های هر دو را در بر دارد. با در نظر گرفتن نکات اساسی در طراحی شبکه روی تراشه، چند توپولوژی اولیه پیشنهاد شده است، که از بین آنها یک توپولوژی به عنوان توپولوژی برتر انتخاب شده است. در توپولوژی پیشهادی، باس ها علاوه بر ارتباط های محلی در ارتباط های عمومی نیز شرکت دارند. یک الگوریتم مسیریابی جدید که ترکیبی از مفاهیم الگوریتم مسیریابی xy و مفهوم شرکت دادن باس در ارتباط های عمومی است، ارائه شده است. در این پایان نامه همچنین،یک روش جدید برای نگاشت هسته های پردازشی بر روی توپولوژی پیشنهادی، ارائه شده است. در این روش هسته های پردازشی که ارتباط بیشتری با هم دارند، در یک باس مشترک قرار می گیرند. الگوریتم پیشنهادی از دو گام تشکیل می شود. در گام اول هسته های پردازشی دسته بندی می شوند ، گراف افراز که شامل دسته ها و ارتباط آنها است، ایجاد می شود و به باس ها نگاشت می شود. در گام دوم هسته های پردازشی به خانه های شبکه روی تراشه نگاشت می شوند. در این پایان نامه از ابزار متداول tgff برای ایجاد گراف های کاربرد تصادفی بهره گرفته شده است. مقایسه نتایج شبیه سازی برتری توپولوژی انتخاب شده را در بین توپولوژی های پیشنهادی اولیه، اثبات می کند. همچنین مقایسه ی نتایج با الگوریتم های متداول نگاشت بر روی توپولوژی مش، بهبود قابل توجهی را نشان می دهد.