طراحی مدارهای دیجیتال توان پائین با استفاده از خانواده های دینامیکی کنترل شونده با اطلاعات

در تکنولوژی های پیشرفته ی امروزی پیاده سازی یک سیستم کامل با سرعت پردازش بالا و فضای اشغالی کم بر روی تراشه امکان پذیر شده اما با توجه به چند برابر شدن تعداد ترانزیستورها بر روی تراشه نه تنها اتلاف توان کلی مدار کمتر نشده، بلکه بحرانی تر نیز شده است. در مدارهای دینامیکی بار بیش از حد سیگنال پالس ساعت که علاوه بر رجیسترها، گیت های دینامیکی را نیز تغذیه می کند موجب مصرف بالای توان بخصوص در مدارهای فرکانس بالا می شود. در روش منطقی d^3 l یا منطق دینامیکی هدایت شده با اطلاعات، شبکه ی توزیع کلاک بسیار کوچکتر از قبل شده و سیگنال های ورودی مدار به جای کلاک برای کنترل فازهای پیش شارژ و ارزیابی استفاده می شوند. با این کار مشکلات ناشی از بافر کردن سیگنال کلاک و مسیردهی شبکه ی توزیع آن از بین رفته و تلفات توان در سطح مدار نیز، کاهش می یابد. مصرف توان کمتر ساختارهای d^3 l در ازای کندتر شدن فاز پیش شارژ و نیز غالبا فاز ارزیابی، نسبت به نمونه های دینامیکی بدست می آید. در نتیجه ساختار این خانواده ی منطقی، به تغییراتی جهت جبران مشکل کم شدن سرعت نیاز دارد. واحدهای پردازنده ی محاسباتی از جمله مهمترین و پرکاربردترین واحدهای موجود در بسیاری از مدارهای مجتمع می باشند. الگوریتم های مربوط به عمل تقسیم و نیز پیاده سازی سخت افزار آن بر خلاف الگوریتم های جمع (تفریق) و ضرب، به صورت محدودتری بررسی شده اند. این در حالی است که امروزه هر ریزپردازنده ی همه منظوره، قسمتی از سخت افزار خود را جهت پیاده سازی بخش تقسیم صرف می کند. همچنین در پردازش سیگنال های دیجیتال برای کاربردهای گرافیکی سه بعدی، وجود واحدهای پرسرعت برای انجام عمل تقسیم ضروری می باشد و تقاضا برای آن رو به افزایش است. در حالت کلی ترتیبی بودن عمل تقسیم موجب latency بالای مدار می گردد که می تواند محدودیت هائی در کارآئی سیستم بوجود آورد. استفاده از مبناهای بالا، بویژه در تقسیم کننده های srt که از سریعترین الگوریتم های تقسیم در مدارهای vlsi هستند، در کاهش تعداد مراحل تقسیم بسیار موثر است که می تواند latency را کاهش داده و بدنبال آن مصرف توان را نیز کم کند. استفاده از جدول جستجو جهت انتخاب خارج قسمت که در اکثر الگوریتم ها انجام می گیرد، موجب پیچیدگی پیاده سازی تقسیم کننده های srt شده است، تا جایی که بخش عمده ای از توان مصرف شده در هر مرحله، در این جداول تلف می شود. بکارگیری روش هائی برای کاهش سایز این جداول و یا حذف آن، به طور چشمگیری می تواند سرعت کار تقسیم کننده را بالا برده و از میزان تلفات توان در آن بکاهد. در این پایان نامه، ضمن بررسی ساختارهای تقسیم کننده و نیز ساختار خانواده های منطقی، چگونگی پیاده سازی یک تقسیم کننده ی srt 16 بیتی_مبنای 4 در ساختار تغییر یافته ای از خانواده های دینامیکی کنترل شونده با اطلاعات و با هدف کاهش سطح، تأخیر و توان مصرفی، با استفاده از تکنولوژی tsmc_180 نانومتر ارائه می گردد. این تقسیم کننده بصورت خط لوله بوده و latency آن برابر با 10 نیم سیکل کلاک است. طبق نتایج شبیه سازی درگوشه ی tt و دمای 27 درجه سلسیوس، انرژی مصرفی این مدار نزدیک به 364 پیکو ژول و تأخیر آن کمتر از 885 پیکو ثانیه می باشد. انرژی مصرفی و کارآئی مدار پیشنهادی با اعمال نمونه های متفاوتی از ورودی ها در پنج گوشه یtt ، ss،ff ، fs و sf از فرآیند و با تغییرات دما از 55- تا 125 درجه سلسیوس، نسبت به نمونه ی دینامیکی آن مقایسه شده که کاهش توان مصرفی و افزایش سرعت کار مدار پیشنهادی نسبت به نمونه دینامیکی آن را نشان می دهد. مقایسه کلی عملکرد ساختار پیشنهادی با دیگر نمونه های مشابه از تقسیم کننده های srt نیز آورده شده است. همچنین در این کار تخمینی از فضای اشغالی و چگونگی عملکرد مدار پیشنهادی در سطح لی اوت صورت گرفته است.