طراحی و شبیه سازی مبدل آنالوگ به دیجیتال پایپ لاین مبتنی بر مقایسه گر ولتاژ پایین

در این پایان نامه، یک مبدل آنالوگ به دیجیتال پایپ لاین مبتنی بر مقایسه گر ولتاژ پایین طراحی شده است. با پیشرفت تکنولوژی طراحی آپ-امپ با بهره و پهنای باند بالا برای افزایش دقت ولتاژ خروجی طبقات پایپ لاین بسیار دشوار است. حذف آپ-امپ و جایگزین کردن آن به وسیله یک مقایسه گر و منبع جریان تاثیر زیادی در کاهش توان مصرفی داشته است. در طراحی مبتنی بر آپ-امپ با کاهش طول کانال ترانزیستور مشکلات زیادی برای به دست آوردن بهره و پایداری وجود دارد، که این روش به دلیل استفاده از مقایسه گر سبب کاهش پیچیدگی طراحی می شود. در طبقه اول از یک دو برابر کننده بهره خازنی به عنوان mdac(multiplying dac) برای ایجاد بهره 2 استفاده شده است تا دقت لازم را برای ولتاژ خروجی طبقه اول فراهم آورد. یک ضریب منفی به بهره ولتاژ خروجی طبقه اول اضافه شده است که این ضریب منفی در طبقه بعدی اصلاح می شود. به دلیل اثر بار گذاری طبقه دوم بر روی طبقه اول از یک mdac با امپدانس ورودی بالا در طبقات دوم، سوم و... استفاده شده است. استفاده از منبع جریان کسکد اصلاح شده در mdac طبقات بعدی باعث شده تا به هنگام تغییر سیگنال ورودی، بالازدگی ناشی از تاخیر مقایسه گرها در کل محدوده سیگنال ورودی ثابت مانده و به حداقل مقدار خود رسیده و از این رو تاثیر زیادی در افزایش دقت ولتاژ باقی مانده در طبقات بعدی مبدل ایجاد نماید. تحلیل توان مصرفی نشان می دهد که خازن های طبقه دوم تقریباً توانی به اندازه توان پویا در مدارهای دیجیتال مصرف می کنند. برخلاف مقایسه گرهای دارای کلاک که در بازه های زمانی خاص عمل مقایسه را انجام می دهند، استفاده از آشکار ساز عبور از صفر در mdac طبقات مبتنی بر مقایسه گر باعث شده تا عمل مقایسه به طور پیوسته انجام شود و از این رو در کاهش توان مصرفی موثر واقع شود. این مبدل با استفاده از نرم افزار hspice در تکنولوژی nm 90 سی ماس شبیه سازی شده است. نتایج شبیه سازی نشان می دهد که مقدار sndr و sfdr به ترتیب برابر 1/56 دسی بل و 5/64 دسی بل در فرکانس نمونه برداری 25 مگاهرتز است. توان مصرفی این مبدل پایپ لاین 2 میلی وات با منبع تغذیه 1 ولت است.