با پیشرفت تکنولوژی و کاهش ابعاد ترانزیستور، تلرانس پارامترهای ساخت مدارات الکترونیک افزایش یافته و باعث کاهش ضریب yield می شود. در طراحی مدارات الکترونیک، طراح عموما مقادیر نامی را برای دست یابی به عملکرد مطلوب استخراج می کند، در حالی که، در عمل یک ناحیه تلرانس، به دلیل فرآیند های تصادفی حین فرآیند های ساخت، وجود دارد که بایستی در طراحی لحاظ گردد. الگوریتم های بهینه سازی طراحی تلرانس، ناحیه تلرانس فرآیند ساخت را با استفاده از روش های آماری، در طراحی دخالت داده و مقدار yield را افزایش می دهند. در این گزارش، روش جدیدی برای بهینه سازی yield در مدارات الکترونیک ارائه می شود که در مقایسه با الگوریتم های قبلی بهینه سازی طراحی تلرانس، دارای سرعت بیشتر و حجم محاسبات کمتر است. الگوریتم پیشنهادی، از یک ناحیه تلرانس مجازی برای بهینه سازی و دست یابی به نقطه نامی بهینه استفاده می کند. این ناحیه تلرانس مجازی، از روی ناحیه تلرانس واقعی پارامترهای ورودی ساخته می شود. با اجرای یک روند بازگشتی، مرکز ناحیه قابل قبول ناحیه تلرانس مجازی، در هر تکرار به عنوان نقطه نامی بهینه برای ناحیه تلرانس واقعی در نظر گرفته می شود. نتایج پیاده سازی الگوریتم پیشنهادی بر روی مدارات نمونه، ثابت می کند که روش جدید، دارای سرعت همگرایی بیشتر به بیشینه yield است.