در روند طراحی مدارهای الکترونیکی لازم است پارامتر های مختلفی را تخمین زد و طرح مناسب مدار را بر اساس آن ها انتخاب نمود. از جمله مهمترین این پارامترها سرعت، توان مصرفی و سطح اشغالی تراشه است. پارامتر سرعت را می توان به کمک مدل هایی برای ترانزیستورها و گیتهای منطقی از پیش تخمین زد. مدل های مذکور باید در عین سادگی دقت لازم را داشته باشند تا بتوانند برآورد صحیحی از رفتار مدار به طراح ارائه دهند. مدل تلاش منطقی مدلی است که در عین سادگی، تأخیر مدار را با سرعت و دقت کافی تخمین می زند و با استفاده از آن می توان قبل از تعیین اندازه ی گیت های مدار، تنها با دانستن تعداد طبقات مدار، پارامتر تلاش مسیر و تأخیر پارازیتی گیت های منطقی، حداقل تأخیر ساختار مورد نظر را محاسبه نمود و بر اساس آن اندازه ی ترانزیستورها را تعیین کرد. مزیت دیگر این مدل عدم وابستگی محاسبات تأخیر آن به پروسه و تکنولوژی ساخت می باشد. با پیشرفت سریع سیستم های چند رسانه ای و ارتباطی، عملیات پردازش سیگنال اهمیت و کاربرد زیادی یافته است. جمع کننده ها از جمله واحدهای اصلی و پایه در پردازنده ها می باشند. از اینرو سرعت آن ها نقشی تعیین کننده در سرعت پردازنده ها دارد. همچنین در عملیات پردازش سیگنالها از واحدهای ضرب کننده بطور وسیعی استفاده می شود. بهبود سرعت و کارآیی این واحدها منجر به افزایش سرعت عملیات پردازش سیگنال می گردد. در واقع سطح کارآیی و عملکرد سیستم های dsp عمدتاً به کارآیی ضرب کننده های آن وابسته می گردد. از اینرو طراحی یک ضرب کننده ی سریع به منظور دستیابی به واحدهای پردازشی پرسرعت برای کاربردهای امروزی اهمیت زیادی می یابد. از جمله ضرب کننده های سریع ضرب کننده های متراکم ساز ستون همچون ساختار های دادا و والاس می باشند که تأخیر آن ها بطور لگاریتمی با تعداد بیت های عملوندهای ضرب متناسب است. در این پایان نامه ابتدا یک جمع کننده ی پیش بینی نقلی 64 بیتی طراحی و با تکنیک تلاش منطقی بهینه سازی شده است بطوریکه تأخیر ساختار اولیه از 1.79 نانوثانیه به 1.23 نانوثانیه کاهش داده شده است. همچنین با تغییر ساختار مدارهای مولد سیگنال های نقلی به صورت چند طبقه و همزمان استفاده از تکنیک فوق تأخیر به 1.017 نانوثانیه کاسته شده است. همچنین توان مصرفی در هر دو طرح حدود 45 درصد کاهش یافته است. سپس در ادامه یک طرح ضرب کننده مبتنی بر ساختار ضرب کننده های متراکم ساز ستون ارائه شده و بهبود آن از نظر سرعت و سطح اشغالی نسبت به ساختار رایج دادا مقایسه گردیده است که حدود 5 تا10 درصد کاهش در تأخیر و 4.5 درصد کاهش در تعداد ترانزیستور مورد استفاده داشته است. با استفاده از تکنیک تلاش منطقی بهبود مجدد در سرعت آن ایجاد شده و تأخیر ساختار در حدود 15درصد کاهش داده شده است. شبیه سازی ها با استفاده از نرم افزار hspice و تکنولوژیtsmc 0.18µm cmos با ولتاژتغذیه ی 1.8v انجام شده است.