با پیشرفت تکنولوژیهای جدید cmos، کارایی مدارهای دیجیتال افزایش یافته است. اما به دلیل کاهش مقدار منبع تغذیه، طراحی مدارهای آنالوگ با کارایی بالا از قبیل مبدلهای آنالوگ به دیجیتال با مشکلاتی مواجه شدهاند. به منظور غلبه بر این مشکل می توان به جای پردازش سیگنالها در حوزه ولتاژ از پردازش در حوزه زمان که در آن اطلاعات (متغیرهای جریان و ولتاژ) با زمان بین دو لبه بالارونده پالس ساعت جایگزین میشوند استفاده کرد. در مبدلهای آنالوگ به دیجیتال مبتنی بر زمان، ابتدا ولتاژ آنالوگ ورودی توسط یک مبدل ولتاژ به زمان (vtc) که با آن المان تاخیر نیز گفته میشود، به یک فاصله زمانی بین لبههای بالا رونده دو سیگنال تیدیل شده و سپس این فاصله زمانی توسط یک مبدل زمان به دیجیتال (tdc) به کد دیجیتال تبدیل میگردد. از مهمترین مشکلات مبدلهای آنالوگ به دیجیتال مبتنی بر زمان رفتار غیرخطی و رنج محدود ورودی مبدل ولتاژ به زمان مورد نیاز آنها میباشد. لذا در این پژوهش یک المان تاخیر جدید با توان مصرفی پایین ارائه شده که نه تنها مشخصه ولتاژ- تاخیر آن بهبود یافته است بلکه رنج ورودی آن نیز افزایش یافته و بصورتrail-to-rail میباشد. نتایج شبیهسازی ساختار پیشنهادی در تکنولوژی 0.18 µm نشان میدهد که ساختار پیشنهادی دارای رفتار خطی بسیار خوبی برای رنج ورودی تمام مقیاس 0v-1.8v که منجر به تاخیر بین 1 تا 2 نانو ثانیه میشود میباشد. مقدار توان مصرفی المان تاخیر پیشنهادی نیز در حدود 270 پیکو وات میباشد. علاوه بر این، بر اساس مبدل ولتاژ به زمان پیشنهادی، یک مبدل آنالوگ به دیجیتال جدید نیز پیشنهاد شده است که روش کار آن از اصول کدهای باینری الهام گرفته شده است. این مبدل مصرف توان کمی داشته و کدهای دیجیتال خروجی را بدون نیاز به دیکدر استخراج مینماید. یک مبدل 6 بیتی با این ساختار پیادهسازی و شبیه سازی شده است.