با توسعه تکنولوژی در رنج بسیار زیر مایکرون، تاخیر گیت های درون تراشه به تدریج کمتر می شود که بیانگر افزایش فرکانس کار این تراشه ها است. کاهش تاخیر گیت ها در کنار افزایش سیم‏های ارتباطی باعث می شود که نسبت تاخیر گیت ها به تاخیر خطوط ارتباطی آنها به شدت کاهش یافته و به کمتر از یک برسد که نشان دهنده اهمیت سیم ها در محدود کردن سرعت تراشه ها است. از طرف دیگر سیم ها و مدارات فرستنده و گیرنده مربوط به آنها تاثیر زیادی در افزایش انرژی مصرفی مدارات مجتمع دارند به طوری که سیم ها و شبکه کلاک در حدود 40% تا 50% از کل انرژی مصرفی تراشه ها را به خود اختصای می دهند که این موضوع اهمیت سیم ها را در کارایی تراشه-ها بیش از بیش آشکار می سازد. در این بایان نامه ابتدا مدهای مختلف انتقال سیگنال در مدارات cmos مورد بررسی قرار گرفته است و سپس مزایا و معایب هر کدام ذکر شده است. همچنین به طور مختصر، انواع مختلف تکنیک های بافرگذاری و سپس تکنیک های کاهش سوئینگ سیگنال بر روی سیم مورد بررسی قرار گرفته است که از روش های موثر برای کاهش توان مصرفی سیم‏های بلند و افزایش کارایی آنها می باشد. در ادامه یک مدار تک سر و دو مدار تفاضلی پیشنهاد شده است که از سیگنالینگ مد جریان برای کاهش سوئینگ سیگنال بر روی خط و در نتیجه کاهش توان دینامیکی مصرفی سیم استفاده کرده اند. این مدارات در گوشه های پروسس مختلف، دماهای مختلف و ولتاژهای تغذیه متفاوت با دیگر مدارات تک سر و تفاضلی مقایسه شده اند. تلاش شده است در مدار تک سر پیشنهادی بدون کاهش تاخیر، توان مصرفی کاهش یابد. نتایج نشان دهنده آن است که بهبود توان مصرفی در مدار تک سر پیشنهادی به طور متوسط در حدود 30% است. در مدارات تفاضلی ضمن کاهش سوئینگ سیگنال بر روی خط و در نتیجه کاهش توان مصرفی، بهبود قابل ملاحظه ای در تاخیر وجود دارد. در گوشه پروسس tt مدارات تفاضلی پیشنهادی 1 و 2 به طور متوسط، به ترتیب 20% و 25% بهبود توان و 21% و 23% بهبود تاخیر نسبت به دیگر مدارات تفاضلی مورد مقایسه دارند.

مطالعه نانولوله های کربنی نیازمند مدل هایی است که بتوان رفتار آن ها را به عنوان اتصالات میانی مدل سازی نمود. مدل سازی نانولوله های کربنی تک جداره اساس مدل سازی نانو لوله های کربنی چندجداره می باشد. روش مدل سازی نانولوله های کربنی چندجداره بر اساس نانولوله های کربنی تک جداره به این ترتیب است که برای هر پوسته ی یک نانولوله کربنی چندجداره یک مدار معادل مشابه با نانولوله کربنی تک جداره تخصیص داده می شود و اثر تعداد کانال-های هدایت متفاوت باید در مدار معادل هر پوسته در نظر گرفته شود. توسعه و طراحی تکنولوژی اتصالات میانی نانولوله های کربنی نیازمند ابزارهای شبیه سازی بوده که بتوان با آن ها یکپارچگی سیگنال، تاخیر انتشار، نویز همشنوایی و دیگر پارامتر های لا زم ترکیبات پیچیده نانولوله های کربنی تک-جداره و چندجداره و دسته های آن ها را پیش بینی کرد و آن ها را با اتصالات میانی متداول مسی مقایسه کرد. همچنین به دلیل پیچیدگی نانولوله های کربنی چندجداره و افزایش آن با تعداد پوسته ها، مدار معادلی برای دسته آن ها ارائه نشده و تاخیر و اثرات نویز هم شنوایی نیز در دسته نانولوله های کربنی چندجداره قابل بررسی و توجه است. مشکل اساسی شبیه سازی مدل های مداری نانولوله های کربنی چندجداره با استفاده از نرم افزار hspice، زمان و حجم محاسباتی زیاد است. همچنین مشکل عمده ی تحلیل های حوزه فرکانس برای نانولوله های کربنی چندجداره لزوم انجام عکس تبدیل فوریه برای رسیدن به پاسخ حوزه زمان و محاسبه ی تاخیر است. ما در این تحقیق با استفاده از یک مدل مداری مرجع برای نانولوله های کربنی چندجداره، تحلیل جدیدی برای مقاومت معادل یک نانولوله کربنی چندجداره انجام می دهیم. سپس بر اساس آن یک مدل rlc فشرده برای نانولوله های کربنی چندجداره و همچنین دسته نانولوله های کربنی چندجداره ارائه خواهیم نمود. با استفاده از مدل rlc فشرده مذکور، یک مدل rc فشرده نیز برای نانولوله ها و دسته نانولوله های کربنی چندجداره در سطح اتصالات میانی سراسری ارائه خواهیم کرد. با استفاده از این مدل rc فشرده و همچنین رابطه ی تاخیر انتشار elmore، یک رابطه ی بسته ی ساده برای تاخیر انتشار 50 درصد اتصالات میانی نانولوله ها و دسته نانولوله ها ارائه می کنیم. با استفاده از مدل های rlc فشرده نانولوله های کربنی چندجداره و دسته نانولوله های کربنی چندجداره، مدل-های rlc فشرده ای را برای نانولوله های کربنی چندجداره و دسته آن ها که دارای تزویج خازنی می باشند، ارائه می-کنیم. همچنین با استفاده از مدل های rc فشرده ارائه شده، مدل های rc فشرده ای را نیز برای نانولوله ها و دسته نانولوله های کربنی چندجداره که در سطح اتصالات میانی سراسری دارای تزویج خازنی هستند، ارائه خواهیم کرد. مقایسه نتایج شبیه سازی مدل های rlc و rc فشرده با مدل مرجع میزان خطای قابل قبولی را نشان می دهد در حالی که این مدل ها نیاز به حجم محاسباتی خیلی کمتر و سرعت بسیار بیشری نسبت به مدل مرجع دارند.

تراشه های fpga المان های نیمه هادی هستند که بعد از تولید یا طراحی قابلیت تغییر در پیکربندی را دارند. آن ها می توانند هر تابع منطقی را که asic ها پیاده سازی می کنند، اجرا کنند. از جمله چالش های مطرح در طراحی معماری fpga ها افزون بودن توان مصرفی، تاخیر و سطح اشغالی تراشه در آن ها نسبت به asic ها می باشد. در این پایان نامه ما ابتدا به ارائه دیدی کلی از fpga ها خواهیم پرداخت. سپس به انواع معماری های رایج fpga ها اشاره خواهیم نمود. در این مقطع تاکید ما بیشتر بر انواع معماری های مسیریابی fpga ها خواهد بود. زیرا همان طور که بعدا به تفصیل شرح داده خواهد شد منابع مسیریابی بزرگترین عامل در اتلاف توان و ایجاد تاخیر و سطح اشغالی در fpga ها به شمار می آیند. همچنین مروری اجمالی بر روش های پیشنهادی جهت بهبود کارایی منابع مسیریابی در fpga ها خواهیم داشت و روش های ارائه شده در این راستا از جمله روش بافرگذاری را معرفی و شرح خواهیم داد. در ادامه، به بررسی جامع اثر بخش بندی سیمی در کارایی fpga ها خواهیم پرداخت و سرانجام تکنیکی برای ارتقاء کارایی fpga ها با تکیه بر بهینه سازی بخش بندی های سیمی ارائه خواهیم نمود. با پیاده سازی ساختار پیشنهادی در تکنولوژی 32 نانومتر توان مصرفی 42%، سطح اشغالی تراشه 20%، مینیمم عرض کانال 27%، حاصل ضرب توان مصرفی- تاخیر 39% و حاصل ضرب توان مصرفی- تاخیر- سطح اشغالی 53% هر کدام کاهش یافتند. در بخش دیگری از تحقیقات، برای کاهش تاخیر در اتصالات میانی fpga ها از پیاده سازی روش بافرگذاری استفاده می کنیم. با پیاده سازی روش بهینه سازی پیشنهادی تاخیر ناشی از منابع مسیریابی در fpga ها در تکنولوژی 45 نانومتر حدود 20% بهبود می یابد.

در تحقیق حاضر، جهت بررسی و ارزیابی نویز هم شنوایی ، به مطالعه ساختارهای مختلف پرداخته شده و اثر پارامترهای مداری مختلف، از جمله طول اتصالات میانی ، اندازه خازن های بار و درایورها بر نحوه تغییر ولتاژ نویز هم شنوایی مورد مطالعه قرار گرفت. با مطالعه خازن های بار و اندازه درایورها مشخص شد، افزایش اندازه خازن بار اتصالات میانی و درایور خط قربانی نویز هم شنوایی را کاهش داده ولی افزایش اندازه درایور خط مهاجم موجب افزایش در ولتاژ نویز هم شنوایی می شود. در ادامه ی تحقیق ساختارهایی مورد بررسی قرار گرفتند که تا کنون مطالعه جامعی در باره آن ها انجام نگرفته است. در ابتدا، ساختار زوج اتصالات میانی با خط قربانی کوتاه تر نسبت به خط مهاجم در نظر گرفته شد. مکان خط قربانی نسبت به خط دیگر جابجا شده و اثر این جابجایی مکانی بر ولتاژ نویز هم شنوایی بررسی شد. با بررسی های جامع مشخص شد با تعیین بهینه پارامترهای مداری، اگر خط قربانی در انتهای خط مهاجم قرار بگیرد ولتاژ تزویج تا 86% کمتر از حالتی خواهد بود که این خط در ابتدای خط مهاجم قرار داشته باشد. زوج اتصالات میانی در ساختار دیگر دارای طول یکسان هستند ولی تنها در قسمت کوچکی از طول، با یکدیگر هم پوشانی دارند. با مطالعات گسترده ای که درباره این ساختار انجام گرفت مشخص شد، اگر اندازه پارامترهای مداری بهینه انتخاب شوند، ولتاژ تزویج هنگامی که خط قربانی جلوتر از خط مهاجم قرار داشته باشد تا 92% کمتر از حالتی خواهد بود که خط قربانی عقب تر از خط دیگر قرار بگیرد. یکی دیگر از مواردی که در تحقیقات در نظر گرفته نشده است، اثر جهت درایو شدن خط مهاجم بر ولتاژ تزویج می باشد. پیرو این موضوع در انتهای این تحقیق ساختاری شامل دو خط مهاجم با طولی برابر نصف طول خط قربانی در نظر گرفته شده و با تغییر جهت درایو شدن خطوط مهاجم، اثر آن بر ولتاژ تزویج مورد بررسی قرار گرفت.

در این تحقیق ابتدا به معرفی روش های مختلف بافرگذاری و هم چنین روش های با سوئینگ کم در اتصالات میانی سراسری پرداخته شد. در ابتدا به بررسی روابط تأخیر خط بافرگذاری شده در حالت های بافرگذاری یکسان و افزایشی با در نظر گرفتن اندوکتانس خط پرداخته شد و نتایج بدست آمده در هر تکنولوژی با حالتی که اندوکتانس در نظر گرفته نشود مقایسه شد. در پایان با مقایسه حالت های مختلف و محاسبه تأخیرها در همه تکنولوژی های بررسی شده نشان داده شد که استفاده از روش بافرگذاری افزایشی نسبت به بافرگذاری با سایزهای یکسان از نظر تأخیر در هر دو حالت rc و rlc ارجحیت دارد. هم چنین تأخیر در حالت rlc برای هر دو نوع بافرگذاری یکسان و افزایشی نسبت به حالت rc همواره مقدار بیشتری دارد. به عبارت دیگر وقتی خط را rc در نظر می گیریم و از اندوکتانس خط صرف نظر می کنیم در واقع مقداری از تأخیر خط را در نظر نمی گیریم و بنابراین تأخیر کمتری حاصل می شود. در ادامه یک روش ترکیبی از دو روش سیگنالینگ با سوئینگ کم و بافرگذاری معرفی شد. بدیهی است با استفاده از سیستم فرستنده-گیرنده با سوئینگ کم می توان، توان مصرفی خط را کاهش داد که شبیه سازی های انجام شده نیز موید این مطلب می باشند. با شبیه سازی به کمک نرم افزار hspice نشان دادیم که استفاده از سیستم فرستنده-گیرنده با سوئینگ کم مذکور باعث کاهش توان خط نسبت به حالتی که خط به تنهایی در نظر گرفته شود می گردد. هم چنین از بافرگذاری خط برای کاهش تأخیر استفاده کردیم. به عبارت دیگر برای کاهش تأخیر مدار فرستنده-گیرنده در نظر گرفته شده، خط مابین آن ها را بافرگذاری کردیم و نشان دادیم که برای تکنولوژی های مختلف از 45 نانومتر تا 130 نانومتر، با ترکیب استفاده از فرستنده-گیرنده با سوئینگ کم و بافرگذاری خط می توان تأخیر را کاهش داد. بنابراین به طور خلاصه در همه تکنولوژی های بررسی شده، با ترکیب این دو روش توان و تأخیر کل سیستم فرستنده-گیرنده با سوئینگ کم نسبت به حالتی که خط به تنهایی در نظر گرفته شود کاهش می یابد. با مقایسه جدول های به دست آمده برای تکنولوژی های مختلف، مشاهده می شود که بهبودی حاصل ضرب تأخیر در توان سیستم برای تکنولوژی های 130 نانومتر و 45 نانومتر بیشتر و برای تکنولوژی های 90 نانومتر و 65 نانومتر کمتر می باشد. به طور خلاصه در این تحقیق همان طور که در فصل های چهارم و پنجم بحث شد در دو حوزه مختلف کارهای جدیدی انجام شد که در مقالات و کارهای قبلی دیده نمی شود که عبارتند از مدلسازی روابط تأخیر خط بافرگذاری شده در حالت های بافرگذاری یکسان و افزایشی با در نظر گرفتن اندوکتانس خط در حالی که روابط تأخیر در روش بافرگذاری، معمولاً در حالت rc در مقالات مختلف دیده می شود. در ادامه برای کاهش تأخیر و توان خط نسبت به حالتی که خط به صورت منفرد استفاده شود یک روش ترکیبی شامل بافرگذاری یکسان خط و روش سیگنالینگ با سوئینگ کم مطرح شد. با شبیه سازی های مختلف نشان دادیم که با استفاده از این روش ترکیبی علاوه بر کاهش توان خط نسبت به حالت خط منفرد که به دلیل استفاده از روش سیگنالینگ با سوئینگ کم دور از انتظار نیست با استفاده از بافرگذاری خط مابین فرستنده و گیرنده سیستم با سوئینگ کم می توان تأخیر خط را نیز کاهش داد.

بردهای مدار چاپی نقش به سزایی در کارایی، سرعت و توان مصرفی سیستم های الکترونیکی ایفا می کنند. استفاده از بردهای مدار چاپی چندلایه در سیستم های الکترونیکی پیچیده و سریع تحلیل و طراحی آن ها را با مشکلات زیادی همراه ساخته است. کاهش فاصله بین مسیرها و افزایش فرکانس سیگنال های عبوری از آن ها چالش های اجتناب ناپذیری در طراحی سیستم های ایجاد کرده است، که از مهمترین آن ها می توان به پدیده ی نویز همشنوایی اشاره کرد. افزایش تزویج الکترومغناطیسی بین مسیرها در بردهای مدار چاپی موجب بروز پدیده ی نویز هم شنوایی می گردد. این پدیده منجر به افزایش توان مصرفی سیستم، اعوجاج سیگنال عبوری از مسیرها می شود. روش معمول کاهش نویز هم شنوایی در بردهای مدار چاپی افزایش فاصله ی، بین مسیر مهاجم و قربانی می باشد. اما این روش منجر به افزایش ابعاد نهایی برد شده و در سیستم های امروزی کاربردی نمی باشد. در سال-های اخیر روش های جدیدتری مانند تغییر شکل مسیرها به صورت مارپیچی، دندانه ای و یا امپدانس پله ای معرفی شده است. اما این روش های هر کدام دارای چالش هایی در طراحی بردهای مدار چاپی می باشند. به عنوان نمونه استفاده از مسیرهای دندانه ای و مارپیچی منجر تخریب شکل موج عبوری از مسیرها می شود که مطلوب نیست. روش امپدانس پله ای نیز، تنها در مسیرهای تغذیه و زمین قابل استفاده بوده و همچنین منجر به افزایش مقاومت سری در مسیرها می شود. هدف اصلی این پایان نامه ارائه یک روش کارامد برای کاهش نویز هم شنوایی می باشد، به گونه ای که در تابع تبدیل مسیرهای سیگنال تغییر مخرب ایجاد نشود. روش معرفی شده برای این منظور استفاده از تشدیدگرهای حلقه باز در میان مسیرهای سیگنال می باشد. در این روش تشدیدگرهای حلقه باز به گونه ای تنظیم می شوند که در محل هارمونیک های اصلی نویز هم شنوایی نوسان کرده و موجب کاهش نویز هم شنوایی می شود. بنابراین کاهش چشم گیری در میزان نویز هم شنوایی حاصل می شود.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.