با پیچیده شدن مدارهای دیجیتال و میل به افزایش تراکم آن ها، انواع خطاهای رخدادی در سطح لی اوت مدارها باعث عدم عملکرد صحیح مدارها شده است. عموماً فرض اینکه یک مدار عاری از خطا باشد یک فرض ایده آل و دور از واقعیت است. این مسئله باعث شده است تا روش های زیادی در حوزه ی تشخیص خطا پیشنهاد شود. روش های پیشنهاد شده، برخی در حوزه ی آزمون و آزمون پذیری مدارها ارائه شده اند که با الگوریتم انتشار موضع خطا در خروجی، آن را تشخیص می دهند. اگر به منظور تشخیص خطا، با خروجی ها به صورت بیت های منطقا مرتبط با یکدیگر رفتار شود، می توان دید بهتری از رفتار خطا ارائه کرد و آن را به خوبی تحلیل، تفسیر و پیش بینی کرد. همچنین به منظور تحلیل خطا روش های مختلفی در حوزه ی ارزیابی قابلیت اطمینان تاکنون ارائه شده اند، که اثر خطا در هر بیت خروجی بررسی شده است. رخداد خطا ممکن است اثر یک خطای رخ داده شده در خروجی دیگر را تعدیل نماید، بنابراین تحلیل خطای همه ی خروجی هایی که بر یکدیگر تأثیر دارند از اهمیت خاصی برخوردار است. در صورتی که بتوان خطای رخدادی را به بیت های خروجی منتقل کرد و از یک تحلیل مبتنی بر رابطه ی منطقی بین این خروجی ها استفاده شود، می توان تحلیل درست و کارایی از عناصر خطا دار به دست آورد. در این پژوهش با استفاده از روش های به کار رفته در دو حوزه ی ارزیابی قابلیت اطمینان و آزمون و آزمون پذیری مدارهای دیجیتال، سعی در مدل سازی خطا شده است. با استفاده از این مدل سازی که با در نظر گرفتن رابطه ی منطقی بین بیت های خروجی عمل می کند، می توان عملکرد خطا را بهتر مشاهده کرد و در نتیجه می توان رفتار آن را پیش بینی کرد. در نهایت یک رابطه ی بین خطای ورودی در مدار و دقت عملیات به صورت سمبلیک ارائه می شود.