هدف از این پروژه طراحی بلوک منطقی برای fpga می باشد. معماری بلوک منطقی طراحی شده در این پروژه از fpgaی cyclone که توسط شرکت altera عرضه گردیده، الگو برداری شده است. بر خلاف cyclone که در تکنولوژی 130 نانومتر از شرکت umc طراحی و ساخته شده، ما از تکنولوژی 180 نانومتر tsmc برای طراحی های خود استفاده کرده ایم. همچنین ولتاژ تغذیه برابر 1.8 ولت در نظر گرفته شده است. کلیه مراحل طراحی در نرم افزار cadence انجام شده است. المان های اصلی بلوک منطقی عبارتند از یک lutی چهار ورودی و یک رجیستر قابل برنامه ریزی. lut می تواند در دو مد منطقی و محاسباتی کار کند. در مد منطقی از lut برای پیاده سازی هر تابع دلخواه چهار ورودی یا دو تابع سه ورودی با ورودی های مشترک استفاده می شود. در مد حسابی، lut می تواند به عنوان یک جمع و تفریق کننده کامل عمل نماید. رجیستر بلوک منطقی طراحی شده دارای سیگنال های کنترلی لازم برای ست و ریست کردن سنکرون و آسنکرون بوده و می تواند در مدهای d flip-flop، t flip-flop و jk flip-flop کار کند. مشخصات زمانی بلوک منطقی طراحی شده تقریباً مشابه cyclone است. همچنین layout بخش های اصلی این بلوک نیز طراحی شده و درستی این طراحی ها در مراحل drc، lvs و post layout simulation تایید گشته اند.

این پردازنده به بررسی روند طراحی و مدلسازی نسخه ای از خانواده پردازنده های سری ‏‎tms320c54x‎‏ ساخت شرکت ‏‎texas instruments‎‏ می پردازد که با به کارگیری ایده های مبتنی بر معیارهای معماری ‏‎risc‎‏ بهینه شده است. فصل اول این پایان نامه به گردآوری مطالب در باره پردازنده های سیگنال دیجیتالی می پردازد و کار اصلی در این پروژه از فصل دوم آغاز می گردد. پس از بررسی های به عمل آمده بر روی پردازنده های ‏‎dsp‎‏ موجود از شرکت های سازنده مختلف ، خانواده پردازنده های سری ‏‎‏‎tms320c54x‎‏ ساخت شرکت ‏‎ti‎‏ که پردازنده هایی موفق در انجام پردازش های مورد نیاز در سیستم های مخابراتی و به خصوص مخابرات سیار می باشند، جهت طراحی انتخاب گردیدند. همچنین روند اصلاح در طراحی ، مدلسازی ، سنتز و اعتبار سنجی هسته مرکزی پردازنده بهینه شده، ‏‎ruts-dsp‎‏ به تفصیل در فصل سوم شرح داده شده اند. در نهایت نتایج بدست آمده از مقایسه دو پردازنده از نظر حجم ، سرعت و راندمان در فصل چهارم ارائه گردیده است.

چکیده ندارد.