و چکیده: اسیلاتورهای کنترل ،(adpll) یکی از مهمترین بلوک های حلقه قفل شونده فاز تمام دیجیتال است و همچنین رنج adpll منبع اصلی توان و جیتر در dco . هستند (dco) شونده دیجیتال با توان dco را تعیین می کند. بنابراین طراحی یک adpll فرکانسی آن مستقیما رنج فرکانسی کاهش دهد. adpll پایین و دقت بالا می تواند توان و جیتر را به شدت در ها برای داشتن دقت بالا و رنج فرکانسی گسترده به طور همزمان از ساختار dco عموما در آبشاری استفاده میشود. در ساختار آبشاری لازم است تا رنج قابل کنترل هر طبقه نسبت به گام- ایجاد نشود. که این منجر dco های طبقه قبل بزرگتر باشد تا هیچ ناحیه مردهای بزرگتر از دقت ها جیتر را dco می شود. رفتار غیر یکنواخت dco به رفتار غیر یکنواخت در فرکانس خروجی ها استفاده از dco به شدت افزایش میدهد. یک روش برای حل مشکل غیر یکنواختی در توان پایین با دقت بالا که از روش dco است. در این پایان نامه یک fine درونیاب در طبقه پیشنهادی به وسیله نرم افزار dco . استفاده میکند معرفی شده است fine درونیابی در طبقه شبیه سازی شده است. نتایج شبیه سازی نشان می ptm 65 مدل nm در تکنولوژی hspice 114 در فرکانس μw 0/8 است، توان مصرفی می تواند تا ps ،dco دهد در حالی که دقت 447.1 بهبود پیدا کند. mhz 81 در فرکانس μw 1516 و mhz کلید واژه: حلقه قفل فاز تمام دیجیتال، اسیلاتور کنترل شونده دیجیتال، سلولهای تاخیری، مدارهای درونیاب