با توجه به افزایش تقاضا برای ادوات الکتریکی و در راستای کاهش هزینه¬ها، درخواستها برای ساخت این قطعات به سوی مراکز کم¬هزینه و بیگانه در حرکت است که این کار مدارهای مجتمع را، در برابر تغییرات و فعالیت حمله¬کنندگان آسیب¬پذیر می¬کند. یکی از این تغییرات بدخواهانه و عمدی در مدارات الکترونیکی، تروجان سخت¬افزاری می¬باشد. هدف این پایان¬نامه، افزایش احتمال تشخیص تروجان¬های سخت¬افزاری و کشف خطا می¬باشد. با توجه به پیچیدگی سیستم¬های کنونی، آزمون مدارهای بزرگ با تعداد ورودی زیاد، غیرعملی است. بنابراین در این پایان¬نامه،از بخش¬بندی مدار به منظور کاهش زمان آزمون استفاده شده است. در بخش¬بندی، عواملی چون تعداد بخش¬ها، تعداد بردارهای آزمون، مسیر بحرانی، کنترل¬پذیری مسیر و میزان بهبود در احتمال انتقال نقاط با احتمال پایین که مستعد وجود تروجان می¬باشند، لحاظ شده است. به منظور بهبود آزمون مدار و تشخیص خطا، تابع ارزشی برای تعیین بخش¬بندی بهینه، با استفاده از5 عامل مطرح شده، پیشنهاد شده است. سپس به منظور تولید الگوی آزمون، از الگوریتم تولید آزمون خودکار مبتنی بر sat استفاده می شود. در این الگوریتم، ابتدا مدار تحت آزمون به فرم نرمال عطفی تبدیل می¬شود.آنگاه، برای تولید الگوی آزمون به منظور تشخیص خطا، از الگوریتم¬های بهینه¬سازی سیستم صفحات شیبدار، جستجوی گرانشی و گروه ذرات بهره گرفته می¬شود. امَا، با توجه به ناتوانی این الگوریتم¬ها در تولید الگوی آزمون برای مدارهای بزرگ، از بخش¬بندی استفاده می-شود. در این حالت، پس از بخش بندی مدار، الگوریتم بهینه سازی برای تولید الگوی آزمون، به خدمت گرفته می شود. نتایج حاصل، بهبود عملکرد و سرعت الگوریتم در تولید الگوی آزمون را نشان می¬دهد. همچنین، علاوه بر خطا و نقص در مدارهای ترکیبی، انواع نقص در حافظه¬ی سامانه نیز بررسی شده و یک حمله به حافظه نیز طراحی می¬شود، به گونه¬ای که هیچ یک از آزمون¬های پیشروی حافظه، قادر به تشخیص آن نیستند.