مطالبات در محاسبات آینده و همچنین چالش های طراحی مدارات مجتمع با تراکم بالا برای تکنولوژی نانومتر نیازمند روش ها و سبک های جدیدی در طراحی هستند، که بطور قطع این روش ها از کارائی بالا و مصرف توان پایین و همچنین مقاومت بالا در برابر نویز و تغییرات فرایند برخوردار خواهند بود. یکی از مشکلات بارز، مکانیزم ارتباطی است که بایستی بین تعداد رو به افزایش بلاک ها یا هسته ها که می توانند درون یک تراشه تعبیه شوند، برقرار شود. با تداوم کوچک سازی مدارات در تکنولوژی نانومتر، نواقص و اشکالات یک چالش جدی برای ساخت مدارات مجتمع با میلیون ها ترانزیستور خواهند شد. بنابراین راه حل هایی بایستی جهت آشکارسازی اشکالات اتصالات سیستم ـ برـ تراشه توسعه داده شود. ایده اصلی ما، ارائه یک معماری آزمایش مبتنی بر روش خود آزمون توکار با کارایی بالا برای آزمایش اتصالات در سیستم ـ برـ تراشه است. برای آزمایش اتصالات بین هسته ها، این معماری نقش بسزایی در کاهش چشمگیر زمان کاربرد آزمایش ایفا می کند بطوریکه در آن از قابلیت آزمایش بیرونی استاندارد ieee1500 در مد سریال استفاده شده است. مد سریال آزمایش بیرونی استاندارد ieee 1500 اساسأ برای آزمایش اتصالات در فرکانس های بالا با سرعت عملکردی تراشه هدفمند نشده است. بنابراین، ما با تغییرات کمی که در سلول های این استاندارد انجام داده ایم، معماری جدیدی طراحی شده است که در آن با بکارگیری روش خود آزمون توکار یک آزمایش با سرعت عملکردی تراشه برای اتصالات فراهم شده است، بطوریکه با شبیه سازی و سنتز معماری پیشنهادی نشان دادیم که زمان آزمایش اتصالات بین هسته های سیستم ـ برـ تراشه از 87% برای یک کانال 8 بیتی، تا 98% برای یک کانال 64 بیتی، نسبت به روش های آزمایش سنتی بهبود یافته است. از طرفی، در مساحت سلول های توسعه داده شده در معماری پیشنهادی در طرف فرستنده، گیرنده و هر دو جهت اتصالات بترتیب 26%، 22% و 17% نسبت حالت استاندارد افزایش داشته ایم.