با کاهش اندازه نما محدودیت های الکترونیکی طراحی های بسیار زیرمیکرون را تحت تأثیر قرار داده است به طوری که قانون مور در سال های اخیر به شدت محدود شده و روند کوچک سازی کندتر گشته است. در تکنولوژی های زیر میکرون تأخیر اتصالات قابل توجه شده است. لذا سازندگان مدارهای مجتمع وادار شده اند که برای افزایش فرکانس کاری به روش های بهبود طراحی و معماری سیستم ها بپردازند. بدین سان افزایش کارایی یکی از چالش هایی است که طراحی مدارها و ساخت آنها را محدود می کند. باززمان بندی روشی است که بر اساس قوانین خاص خود به جابه جایی فلیپ فلاپ در میان گیت های ترکیبی می پردازد و در دو دهه اخیر توسط دنیای صنعت و آکادمیک توجه زیادی به آن شده است. این روش می تواند به طور موثر به افزایش کارایی مدارها بپردازد. هرچه تخمین های دقیق تری از تأخیر در اختیار باززمان بندی قرار گیرد، بهتر می تواند به نتایج معتبر و قابل توجه منجر شود. از طرف دیگر تأخیر اتصالات سراسری در طراحی فیزیکی به قدری مهم شده است که عملاً بهبودهای ادعا شده در سنتز منطقی، پس از طراحی فیزیکی دیگر مشاهده نمی شود. بنابراین بهتر است با توجه به اهمیت تأخیر سیم های سراسری، هر روش بهبود کارایی از جمله باززمان بندی در طراحی فیزیکی صورت گیرد. استفاده از باززمان بندی در طراحی فیزیکی این امکان را می دهد که از جابه جایی فلیپ فلاپ برای جستجوی بهتر استفاده شود و فضای جستجو گسترده شده تا کارایی مدار در طراحی فیزیکی بالا رود. جریان پیشنهادی استفاده از باززمان بندی در جایابی توانست با افزایش کارایی، نتایج ابزار یک جایاب بسیار معتبر وشناخته شده را 24 درصد بهبود دهد. در جریان پیشنهادی، دو روش برای رفع محدودیت نظری باززمان بندی پیشنهاد شد که اولی مبتنی بر درج میانبر با استفاده از تجزیه شانون و دومی مبتنی بر جابه جایی بهینه گیت ها در میان سیکل های حساس مدار است. روش اول توانست نتایج جریان پیشنهادی را به طور متوسط 15 درصد و روش دوم نتایج را 25 درصد بهبود دهد. در مجموع روش ارایه شده توانسته است با رفع محدودیت های نظری و عملی باززمان بندی، کارایی کسب شده توسط ابزار جایابی مذکور را 40 درصد ارتقاء دهد.

اشتیاق و توجه زیادی که به توسعه تکنولوژی مدارات مجتمع در 40 سال اخیر و جود داشته، موجب شده است که اندازه ترانزیستورها به طور نمایی کوچک شود. با کاهش سریع اندازه ترانزیستورها در تکنولوژی های جدید، در آینده کارایی مدارها بیشتر توسط اتصالات تعیین می شود تا سلول ها زیرا نسبت تأخیر سیم های سراسری به تأخیر سلول ها به شدت در حال افزایش است. پیشرفت های تکنولوژی ساخت مشکلات دیگری مثل نویز همشنوایی، تأثیرات القایی و ... را هم مطرح نموده است این مسایل بیانگر لزوم اهمیت بیشتر، به مسایل مربوط به اتصالات در روند طراحی است. روند طراحی سنتی بیشتر بر شکستن مساله طراحی فیزیکی از لحاظ پیچیدگی تاکید دارد تا اندازه مساله با بزرگ شدن اندازه مساله طراحی فیزیکی و با تکامل یافتن الگوریتم های مراحی مختلف طراحی فیزیکی، روش های جدید بیشتر به سمت شکستن ابعاد مساله با استفاده از روش های سلسله مراتبی و چند سطحی روی آورده اند. این کار در ترکیب مراحل افراز، جاسازی و جایابی و همچنین ترکیب مراحل مسیریابی جزیی و سراسری انجام شده و نتایج خوبی بدست آمده است. اما در زمینه ترکیب مراحل جایابی و مسیریابی کار خاصی انجام نشده است در حالیکه این دو مرحله برای بدست آوردن نتایج خوب به شدت به هم وابسته اند. هدف ما در این پایان نامه ایجاد روال طراحی است که دو مرحله جایابی و مسیریابی را به صورت همزمان انجام دهد در این روال با ترکیب جایاب ها و مسیر یاب ها ی چند سطحی، سعی شده است که در هر مرحله ابتدا جایابی و سپس مسیریابی در حد همان سطح انجام شود. نتایج مسیریابی هر مرحله به عنوان راهنما برای هدایت جایابی و مسیریابی در سع بعدی مورد استفاده قرار می گیرد. این روال بر روی دو جایاب مختلف دراگون و کپو پیاده سازی شده است نتایج این روال در کپو با روال سنتی کاملا قابل مقایسه است. در مورد دراگون، نتایج این روال با روال سنتی دراگون در نتایج پس از جایابی اختلاف زیادی دارد و بدتر است ولی در نتایج پس از مسیریابی، نتایج آنها بسیار به هم نزدیک است. این نتایج این امیدواری را می دهد که در آینده با بهبود الگوریتم های مورد استفاده در این روال و استفاده از بسترهای مختص این روال، نتایج از روال سنتی بهتر شود.

با روند رو به رشد فناوری ساخت مدارهای مجتمع و افزایش تعداد اجزاء درونی آنها، نویز همشنوایی و تاثیر آن بر صحت سیگنال بیش از پیش نمایان شده است. افزایش تعداد اتصالات و مشکل تر شدن مسیله مسیریابی، طراحان را بر آن داشته که برای حل مسیله نویز به مراحل بالاتر چون جایابی رجوع کنند. روش های معمول در این مرحله تلاش دارند تا از طریق کاهش تراکم شانس وقوع همسایگی و در نتیجه نویز را کاهش دهند. روش های مذکور مسیله نویز را مستقیما هدف قرار نداده اند. پس از مرحله جایابی، اطلاعات دقیقی راجع به مسیر اتصالات و در نتیجه خازن همسایگی سیم های مجاور موجود نیست. لذا برای محاسبه نویز در این مرحله نیازمند تخمین های مناسبی از این عوامل هستیم. ارایه تخمین مناسبی از همسایگی اتصالات پیش از مسیریابی جزیی مستلزم داشتن اطلاعاتی چون طول تقریبی تکه سیم های افقی و عمودی متعلق به هر اتصال است. در این رساله برای استخراج طول این تکه سیم ها یک روش تحلیلی مبتنی بر احتمال ارایه شده است. نتایج استفاده از این روش در محاسبه احتمالی خازن همسایگی و استفاده از آن در محاسبه نویز همشنوایی، نشان دهنده افزایش نرخ شناسایی نتهای در معرض نویز می باشد. به علاوه استفاده از نسخه هدایت شده این روش منجر به افزایش تشخیص های درست شده است در حالی که از میزان تشخیص های اشتباه آن به مراتب کاسته شده است. همچنین برای کاهش نویز در مرحله پس-جایابی در این رساله روشی مبتنی بر اعمال تغییرات محلی ارایه شده است که از نقشه نویز حاصل از تخمین های نویز برای شناسایی مناطق مستعد نویز استفاده می کند. استفاده از روش مذکور منجر به کاهش موثر نویز در سطح تراشه شده است. در ادامه روش پیشنهادی برای تغییر جایابی و مسیریابی کلی به صورت همزمان منجر به کاهش بدترین فاصله نویز در نت های نویز بحرانی شده است.

با ادامه ی روند کوچک شدن ابعاد فناوری ساخت و نیز افزایش پیچیدگی طرح ها، مشکلاتی چون افت کیفیت تخمین اتصالات در سطوح بالای طراحی فیزیکی و افزایش امکان واگرایی روند طراحی شدت یافته اند. برآیند این مشکلات باعث شده که برآورده شدن محدودیت های موردنظر طراح مشکل تر شده و طراحان سخت افزار در بسیاری از شرایط مجبور باشند بخش هایی از روند طراحی را بارها و بارها با شرایط مختلف تکرار کنند تا محدودیت های مورد نظرشان برآورده شود. در این رساله یک روند طراحی سلسله مراتبی به همراه یک بانک داده ی انتزاعی به نام طرح جامع تراشه برای بهبود قابلیت تخمین و افزایش امکان هم گرایی روند طراحی مطرح و پیاده سازی شده است. در هر سطح از روند طراحی ارایه شده، بر اساس تخمین های آن سطح، طرح ریزی های جدیدی ایجاد شده و در طرح جامع تراشه ثبت می گردد. طرح ریزی های جدید به صورتی انجام می گیرد که طرح ریزی های انجام شده در سطوح قبل نقض نشود. بدین ترتیب ابزارهای طراحی فیزیکی در هر سطح، طرح جامع تراشه را به عنوان یک چارچوب می بینند و در قالب آن بهینه-سازی های خود را انجام می دهند. اویژگی مهم دیگر روند طراحی ارایه شده این است که مقدار پارامترهای طرح ریزی شده در سطوح بالا تثبیت نمی شود و مقدار نهایی هر پارامتر به تدریج در یک روند سلسله مراتبی تعیین می گردد. چنان که نتایج و تحلیل های ارایه شده نشان خواهند داد، تثبیت تدریجی پارامترها ریسک تخمین های نادقیق را کاهش می دهد. نتایج به دست آمد نشان می-دهد که در روند طراحی ارایه شده در کنار طرح جامع تراشه، قابلیت تخمین طرح در سطوح بالای طراحی بهبود قابل توجهی می یابد. بهبود تخمین در روند طراحی، خود باعث ایجاد بهبودهایی در کیفیت الگوریتم ها شده و معیارهایی چون کارایی، قابلیت مسیریابی، بارآوری ساخت و نویز هم-شنوایی را نیز بهبود داده است. در ضمن یکی از مهم ترین مزایای روش ارایه شده این است که با بزرگ شدن مدارها و نیز کوچک شدن ابعاد فناوری ساخت، نتایج آن بارزتر و بهبودهای آن بیشتر می شود.

یکی از راهکارهای افزایش کارایی پردازنده های همه منظوره، استفاده از پردازنده ها با مجموعه دستورالعمل های قابل توسعه است. در این نوع پردازنده ها امکان اضافه کردن دستورالعمل های جدید برای پردازنده وجود دارد. مشکلی که برای توسعه برنامه بر روی این پردازنده وجود دارد، پیچیدگی فرایند طراحی در آنها است. انتخاب خودکار دستورالعمل های سفارشی و تشخیص آنها هزینه بالایی دارد. شناسایی دستوالعمل های سفارشی بر مبنای برنامه کاربردی و با توجه به ورودی های آن انجام می شود. عموما برای شناسایی دستورالعمل های سفارشی و اجرای آنها از روش های نرم افزاری و شبیه سازی با کمک داده های واقعی استفاده می شود. در این پایان نامه یک بستر محاسباتی قابل باز پیکربندی برای اجرای برنامه های کاربردی ارائه داده شده است که در آن تشخیص دستورالعمل های سفارشی هم زمان با اجرای برنامه کاربردی صورت می گیرد. نقطه قوت استفاده از بستر محاسباتی پیشنهادی برای تشخیص دستوالعمل های سفارشی، عدم نیاز آن به شبیه سازی با داده های زمان اجرا است. اجرای دستورالعمل های سفارشی بر روی این بستر محاسباتی به صورت مخفی از دیدگاه کاربر نهایی سیستم انجام می شود. برای اجرای برنامه های کاربردی بر روی این بستر محاسباتی نیازی به انجام تغییرات بر روی کد باینری نیست و به همین دلیل فرایند طراحی برنامه برای آن کاملا مشابه به فرایند طراحی برنامه برای یک پردازنده همه منظوره است. حجم سخت افزار اضافی برای تشخیص دستورالعمل های سفارشی که بر روی fpga پیاده سازی شده است، کمتر از 20? حجم پردازنده پایه استفاده شده در این بستر محاسباتی پیشنهادی است. نتایج آزمایش های انجام شده بر روی این بستر محاسباتی حاکی از افزایش سرعت برنامه های کاربردی تا حداکثر 40 درصد و به طور میانگین حدود 20? است.

رشد و گسترش روزافزون مدارهای دیجیتال باعث ایجاد نسل جدیدی از مدارهای فشرده شد که آنها را با نام fpga می شناسیم. این مدارهای فشرده این امکان را به ما می دادند که بتوانیم پیکربندی آنها را در خارج از کارخانه سازنده آن انجام دهیم. برای این کار نیاز به ابزارهای مخصوص داریم. این ابزارها این امکان را ایجاد می کنند که تمامی مراحل طراحی و پیاده سازی را از ابتدا تا انتها در خانه یا آزمایشگاه انجام دهیم. خود این ابزار از قسمت های مختلفی تشکیل شده است. که شامل طراحی شماتیک یا با استفاده از زبانهای hdl، ابزارهای سنتز، چینش، مسیریابی و تطبیق تکنولوژی می باشد. در fpgaها نیازهای یک مدار دیجیتال نظیر منابع تولید گیتهای پایه، حافظه، منابع مسیریابی، ورودی، خروجی و سایر امکانات دیگر بصورت پیش فرض در کارخانه سازنده مشخص شده اند. بنابرین ممکن است درحین طراحی با کمبود بعضی از منابع مواجه شویم. یکی از این منابع مربوط به مسیریابی می باشد. در صورتی که توزیع درخواست منابع مسیریابی به درستی انجام نگیرد ممکن است با مساله تراکم مواجه شویم. این مساله به این معنی است که با وجود منابع آزاد مسیریابی در بعضی از محلهای fpga در بعضی نواحی منبعی برای استفاده وجود نداشته باشد و پیاده سازی طرح با شکست روبرو شود. یکی از راه های مواجه با این مشکل کاهش تراکم در چینش می باشد. برای این کار از دو تکنیک استفاده می شود. در تکنیک اول بعد از اتمام مرحله چینش با توزیع تراکم به اطراف تراکم را کاهش می دهند. در روش دوم سعی می شود در حین چینش با مدیریت تراکم مقدار آن را کاهش دهند. در این پروژه سعی شده تا با استفاده از روش دوم این امر انجام بگیرد. در این مقاله روشی برای کاهش تراکم در حین جایابی ارایه شده است. این روش در داخل ابزار vpr پیاده سازی شده و با استفاده از مدارهای نمونه استاندار برای vpr مورد بررسی قرار گرفته است. ابزار vpr یک ابزار تحقیقاتی برای fpga می باشد. جایابی در این ابزار با استفاده از الگوریتم simulated annealing پیاده سازی شده است. برای این کار از ترکیب دو تابع هزینه استفاده شده. اولین تابع هزینه برای یافتن بهترین انتخاب جهت جابجایی مورد استفاده قرار می گیرد و تابع هزینه دوم همان تابع هزینه قبلی می باشد. ترکیب دو تابع هزینه با روش خاصی صورت گرفته تا بر نتایج هم تاثیر نامطلوب نگذارند. لذا در مقایسه با سایر روشهای مبتنی بر الگوریتم simulated annealing نتایج بهتری بدست آمده است.

همزمان با ورود به تکنولوژی بسیار زیرمیکرون چالش¬های جدیدی در زمینه طراحی مدارات دیجیتال مطرح شده است که از مهم¬ترین آن¬ها می¬توان به تغییرپذیری پارامترهای فرآیند ساخت اشاره کرد. طیف گسترده¬ای از تصمیم¬گیری¬های طراحی از جمله الگوریتم¬های بهینه سازی بر مبنای نتایج حاصل از تحلیل ویژگی¬های رفتاری مختلف طرح شامل رفتار زمانی و توان مصرفی عمل می¬کنند. ازاین¬رو، کاهش دقت نتایج تحلیل در نتیجه تغییرپذیری پارامترهای ساخت می¬تواند به بارآوری پس از ساخت لطمه جدی وارد کند. اولین گام در تقابل با این نتایج مخرب، تحلیل ویژگی¬های طرح با احتساب تغییرپذیری پارامترهای ساخت است. به دلیل ماهیت تصادفی تغییرپذیری، رویکرد آماری رایج¬ترین رویکرد به این شیوه تحلیل می باشد. ارائه مدل¬های آماری دقیق از کارآیی و توان مصرفی عناصر طرح و روش¬های تحلیل سریع، از اهداف هر روش تحلیل آماری خواهد بود. گام بعدی در تقابل با تغییرپذیری، احتساب آن در روال¬های بهینه¬سازی با هدف مقاوم¬سازی طرح به تغییرپذیری است. استفاده از گیت¬های بزرگتر و با ولتاژ آستانه بالاتر از رایج¬ترین سیاست¬ها در مقاوم¬سازی طرح نسبت به تغییرپذیری هستند که هر یک سربار مخصوص به خود را بر طرح تحمیل می¬کنند. با توجه به سربار مذکور، افزایش اهمیت توان مصرفی به عنوان یکی از توابع هدف اصلی و موازنه معکوس بین کارآیی و توان مصرفی نیاز به استفاده از روال¬های بهینه¬سازی چندهدفی احساس می¬شود. در این پروژه، از الگوریتم¬های تکاملی به منظور ارائه یک ساختار چندهدفی بهبود بارآوری در مدارهای ترکیبی و با استفاده از سیاست¬های تعیین اندازه گیت¬ها و تخصیص ولتاژ آستانه به آن¬ها بهره برده شده است. سپس، یک روش تحلیلی در بهبود بارآوری مدارات ترتیبی ارائه شده است که از کاهش بارآوری در صورت کاربرد زمانبندی انحراف ساعت جلوگیری می¬کند. در پایان و با توجه به محدودیت¬های حاکم بر روش¬های تحلیلی، ساختار تکاملی پیشنهادی در بهبود بارآوری طرح¬های ترکیبی به طرح¬های ترتیبی نیز تعمیم داده شده است.

روند توسعه تکنولوژی ساخت تراشه های مدارات مجتمع، به افزایش پیچیدگی ابزارهای طراحی خودکار منجر شده و خودکارسازی طراحی را با چالش¬های فراوانی روبرو ساخته است. در ابزارهای کنونی در هر مرحله از روند طراحی از بهینه سازیهای محلی استفاده میشود. حال آنکه تصمیماتی که در مراحل اولیه طراحی اتخاذ می شود می تواند نتیجه تصمیمات بعدی را تحت الشعاع قرار دهد و آنها را محدود کند. بصورت خاص تراکم اتصالات در مرحله مسیریابی طراحی فیزیکی بهبود داده میشود ولی میزان این بهبودها متأثر از تصمیمات اخذ شده در مراحل پیشین نظیر سنتز منطقی است. به عبارت دیگر یک نت لیست متراکم شرایط بهبود در سطح طراحی فیزیکی را نیز محدود می¬کند. بنابراین مناسب است تصمیمات و بهینه سازیها در سطوح بالاتر، ویژگی¬های محیط فیزیکی، چینش، اتصالات و عوامل پارازیتی را درنظر گیرند. در این پروژه چندین متدولوژی که در سطح سنتز منطقی از اطلاعات و ویژگی¬های مرحله طراحی فیزیکی بهره می¬گیرند، ارائه شده است. در متدولوژی¬های پیشنهادی بهره گیری از ویژگی اِفراز حداقل تقاطع در مراحل بهینه¬سازی منطقی و نگاشت تکنولوژی از اطلاعات اِفراز برای راهنمایی این مراحل استفاده شده است. دو متدولوژی اول به تولید نت¬لیستی منجر می¬شود که بصورت ذاتی و فارغ از نوع الگوریتم جایابی و مسیریابی، تراکم اتصالات کمتری دارد. در متدولوژی¬های بعدی، مرحله نگاشت تکنولوژی و مرحله جایابی با هم ترکیب شده¬اند. در این متدولوژی¬ها از اطلاعات مرحله جایابی سراسری و نقشه تراکم اتصالات برای راهنمایی مرحله نگاشت تکنولوژی و جایابی جزئی استفاده می¬شود. نتایج آزمایش¬ها نشان می¬دهند که استفاده از اطلاعات اِفراز حداقل تقاطع یک معیار مناسب برای پیش¬بینی ویژگی نزدیک به یکدیگر قرارگیری عناصر در چینش نهایی است و در مراحل مختلف سنتز منطقی قابل اِعمال می¬باشد.