-1- ضرورت و شیوه ی تحلیل تغییرپذیری: امروزه تغییر پذیری به واسطه پارامترهای ساخت با افزایش چشمگیر سرعت کاهش مقیاس ساخت در مدارهای vlsi بسیار پراهمیت گشته است . به خصوص تاثیر به سزای آن در تاخیر و توان و ماکزیمم فرکانس کاری مدارها در طراحی های مختلف بسیار محسوس می باشد . تغییر پذیری در دو نوع سیستماتیک و تصادفی است . تغییرپذیری های تصادفی مستقل از قرار گرفتن ترانزیستورها در مدار هستند و در مقابل تغییرپذیری سیستماتیک وابسته به مکان قرارگرفتن ترانزیستورها می باشند . اولین بار ویلیام شاکلی که یکی از اعضای گروه اختراع ترانزیستور بود در سال 1961 تحلیل تغییر پذیری را انجام داد. 1-1- ویلیام برادفورد شاکلی برنده ی جایزه ی نوبل فیزیک سال 1956 بعد از شاکلی در سال 1974 شمرت و زیمر به تحلیل تغییرات سیستماتیک در ترانزیستور پرداختند. امروز با کوچکتر شدن ابعاد ترانزیستور بررسی تغییرپذیری اهمیت بسزایی یافته و دانشمندان در موسسات آکادمیک مختلف مشغول تحقیق در این زمینه هستند. شاید برجسته ترین این افراد آسن آسنوف باشدکه در دانشگاه گلاسکو مشغول تحقیق در این زمینه است. آسن آسنوف بنیان گذار شبیه سازهای دو بعدی و سه بعدی تحلیل مونت کارلو در تحلیل مدار های cmos بوده است. هم چنین او بیش از پانصد و پنجاه مقاله در این زمینه دارد.از تحلیل زمانی استاتیک (sta) در تخمین تاخیر مدارهای vlsi و بالاترین فرکانس کاری آن ها استفاده می شود . در جهت بهبود محاسبات تغییرپدیری و روش های رایج زمانی استاتیک روش آماری تحلیل زمانی استاتیک (ssta) به وجود آمد . ایده اصلی از شکل گرفتن این روش در نظر گرفتن اثر تغییرات در تحلیل دقیق تر تاخیر مدار بود . روش مونت کارلو (monte carlo) یکی از روش های ssta و یک روش دقیق از اینگونه می باشد . 1-2- آسن آسنوف سر پرست گروه شبیه سازی ادوات نیمه هادی دانشگاه گلاسکو یکی از روش های ssta و یک روش دقیق از اینگونه می باشد . روش آماری تحلیل زمانی به وسیله تحلیل مونت کارلو یک نمونه برداری به تعداد n نمونه از متغیرهای تصادفی تاخیر یک گیت را گرفته و تحلیل زمانی را برای هر یک از نمونه ها انجام می دهد . در نهایت نتایج برای ایجاد یک توزیع برای تاخیر کل مدار جمع می شود . الگوریتم های ssta در دو نوع پایه بلوکی و پایه مسیری تقسیم بندی می گردند و میزان دقت مورد نیاز باید محاسبه شود . روش پایه بلوکی بسیار سریع تر از روش پایه مسیری می باشد و علت آن این است که در این روش تنها توزیع از هر مرحله به مرحله بعد منتقل می شود تا زمانی که به انتهای مسیر رسیده از روش آماری عملیات ماکزیمم برای زمان تعیین و روش آماری عملیات مینیمم برای زمان انتظار استفاده می کند . تابع چگالی احتمال زمان ورود به دست آمده یک تقریب آماری دقیق از تابع چگالی احتمال زمان ورود اصلی برای همه مسیرها تا نقطه انتهایی داده شده است .برای تحلیل زمانی یک مدار بزرگ از روش پایه بلوکی جهت کمتر شدن زمان تحلیل باید استفاده شود.[1 -2] در این موارد یک تقریب با استفاده از محاسبه باند بالا و پایین تابع چگالی احتمال محاسبه شده زده می شود . برای دقت بیشتر از روش پایه مسیری می توان استفاده کرد .در این روش تابع چگالی احتمال برای تمامی مسیرها و نقاط انتهایی مختلف در مدار به دست آمده و ترکیب آن ها یک تابع چگالی احتمال مشترک (jpdf) برای زمان ورود به دست می آوریم . برای هر دو روش پایه بلوکی و پایه مسیری کارها و تحقیقات زیادی جهت ارائه یک شبیه ساز سریع تغییرپذیری صورت گرفته است .[3 -9] 1-2- ابزارهای شبیه سازی: بنابراین مشکل اصلی زمان بر بودن این روش هاست که می توان با استفاده از ابزارهای موازی که از پردازنده هایی با بیشتر از یک هسته به طور همزمان استفاده می کنند ، کارایی بیشتر را استخراج کرد .کتابخانه های متعددی (mpi , pthread) برای زبان های برنامه نویسی جهت ساده سازی عمل مدیریت و دسترسی به هسته cpu تعریف شده است . همچنین اخیرا واحدهای پردازش گرافیکی (gpu) به عنوان یک ابزار مناسب و قدرتمند محاسباتی برای کاربری های متفاوت استفاده می شود [10] .از نظر ساختار این ابزار از آرایه هایی با شاخه های بسیار که از پردازنده های متعدد و متصل به هم تشکیل شده اند [11] .روش مونت کارلو پیش نیازهای پیاده سازی روی چنین ابزارهایی را به دلیل وجود نمونه های زیاد و حجم محاسبات بالا در تحلیل زمانی مدارهای دیجیتال بزرگ را داراست . در پردازش موازی ، این روش بدون وابستگی به داده صورت می گیرد که به همین دلیل می توان شبیه سازی را در سطح بالا برای یک مدار دیجیتال حقیقی انجام داد . در این تحقیق تاثیر آماری تغییر پذیری بر روی زمان صعود و نزول و توان تلف شده در مدارهای پایه cmos و -cmos ممریستور بررسی می شود . این کار با انجام شبیه سازی بر روی گیت های منطقی cmos با منطق های مختلف (dvl , domino logic , cmos logic) با تکنولوژی های ,65nm , 45nm , 32nm) (90nm صورت می گیرد . به همین ترتیب برای گیت های منطقی - cmos ممریستور نیز با منطق های مختلف و بررسی مدل های مختلف ممریستور وشبیه سازی آن در hspice انجام می شود . تحقیقات قبلی که برای تحلیل تغییرپذیری بر روی ترانزیستورهای mosfet صورت گرفته ، سه عامل : 1. پارامتر تزریق تصادفی گسسته (rdd) 2. تغییرپذیری ضخامت لایه اکسید (otv) 3. میزان دانه ای بودن لایه پلی سیلیکون (psg) را مهمترین عوامل موثر تغییرپذیری تشخیص دادند .[14] , [13] , [12] و این تغییرپذیری برای تکنولوژی های مختلف با مدل (ptm) [15] در مدل های منطقی مختلف cmos (dvl , domino logic , cmos logic ) [16] به هر ترانزیستور تزریق شده و مدار یک فیلتر دیجیتال بزرگ جهت بررسی با اعمال تغییرپذیری مورد بررسی قرار گرفته است . همچنین با پیش بینی های صورت گرفته برای مدارهای با تکنولوژی cmos در سال 2020 ، این مدارها به محدوده 10nm می رسند که محدودیت های بسیاری را به همراه دارد [17] .همانطور که می دانیم ، با کاهش اندازه ساخت اثرات کوانتومی ظاهر می شود و مشکلات و محدودیت های بسیار در سرعت و توان مجتمع سازی ، هزینه ساخت ، قابلیت اطمینان و به ویژه تاثیرات تغییرپذیری با کم شدن اندازه در ساخت بالا می رود . برای غلبه بر این مشکل علم نانو الکترونیک راه گشا خواهد بود و از این رو ممریستور به عنوان یک عنصر جایگزین جدید ارائه شده است [18] و .[19] طبق تحقیقات صورت گرفته پارامتر موثر تغییرپذیری در مراحل ساخت ممریستور برای ممریستور های tio2 مهم ترین عامل تغییرپذیری تغییرات ضخامت لایه ی اکسید (otf) ذکر شده است.[20] مجتمع کردن مدارهای ممریستور و cmos خیلی سودمند می باشد. با وجود اینکه استفاده از مدارهای ممریستور به عنوان گیت های منطقی بسیار نوظهور و تازه است ولی روش های متعددی برای ساخت با ساختار آرایه های جدولی (cross bar) حافظه ارائه شده است .[21] منطق imply یکی از روش های منطقی ارائه شده است .[22] این روش در [23] بهبود یافته است. روش دیگر منطق magic است که در آن از یک گیت طراحی شده از ممریستور برای ساختن گیت های پایه and , nand , or , nor استفاده می شود . [24] mrl منطق ارائه شده ی دیگری است که در این منطق به ممریستور به مانند یک مقاومت نگاه کرده و از تقسیم ولتاژ برای تولید منطق های and و or استفاده کرده و با اضافه کردن یک گیت not با تکنولوژی cmos منطق های nand و nor ساخته می شوند[25] . همان طور که اشاره شد مساله ی اصلی در شبیه سازی تغییرپذیری پارامترهای ساخت برای مدارهای دیجیتال پیچیده مساله زمان بر بودن آن است.برای حل این مشکل و داشتن دقت کافی در شبیه سازی در این تحقیق از روش تحلیل آماری استاتیک زمان (ssta) استفاده می شود که بوسیله ی روش مونت کارلو پردازش موازی صورت می گیرد و میزان تأخیر و توان برای مدارهای بزرگ دیجیتال با تاثیر تغییرات پارامترهای ساخت بر روی cpu های تک هسته ای و چند هسته ای و gpu پیاده سازی می شود[26] .