مدارهای منطقی دینامیکی در تراشه های vlsi با سرعت های بسیار بالا به کار گرفته می شوند. این مشخصه بسیار مهم به همراه کمتر بودن مساحت اشغالی گیت دینامیکی آنها را به یک انتخاب مناسب برای طراحان مدارهای دینامیکی تبدیل کرده است. اما این منطق معایبی مانند حاشیه نویز کم و توان مصرفی بسیار بالا در مقایسه با منطق cmos دارد. مدارهای دینامیکی با تعداد ورودی زیاد در بلوک های بسیار حساسی مانند مالتی پلکسرها، مقایسه کننده های منطقی، حافظه های با قابلیت آدرس دهی محتوا، رجیستر فایل و مدارهای جمع کننده سریع به کار می روند. بر خلاف آن که گیت های دینامیکی با ورودی زیاد کاربردهای زیادی در بلوکهای مهم مدارهای دیجیتال یافته اند، اما توان مصرفی آنها به علت بالا بودن خازن پارازیتیکی گره دینامیکی و شارژ و دشارژ مکرر آن، بسیار بالا می باشد. روشهای بسیار زیادی برای بهبود عملکرد مدارهای دینامیکی ارائه شده است. برخی از این روشها مورد بحث و بررسی قرار خواهند گرفت. در این پایان نامه یک روش جدید برای کاهش این گیتها از طریق تغییر الگوی شارژ گره دینامیکی ارائه می شود. با استفاده از این روش، گیتهای پایه or و nor پیاده سازی شده و کارایی آنها با گیتهای طراحی شده با روشهای ارائه شده دیگر مقایسه می گردد. با توجه به نتایج شبیه سازی، روش ارائه شده در کاهش توان مصرفی بسیار کارامدتر از سایر روشها عمل می کند و این دستیابی در حالی است که حاشیه نویز بهره واحد، سرعت و مساحت گیت دستخوش تغییر نمی گردند. همچنین در این پایان نامه یک مقایسه کننده پرچم 40 بیتی با ساختار اصلاح شده در تکنولوژی 180 نانومتر و فرکانس 1گیگاهرتز طراحی و شبیه سازی می شود. نتایج شبیه سازی نشان می دهد که تاخیر مدار 244 پیکوثانیه، توان مصرفی آنµw/mhz 1.987 و حاشیه نویز بهره واحد آن در شرایط مشابه با کار قبلی 499 میلی ولت است. مقایسه این نتایج با اعداد گزارش شده قبلی نشان می دهد که مدار پیشنهادی از لحاظ توان مصرفی، تاخیر و حاشیه نویز بهره واحد عملکرد بهتری دارد. این امر در حالی است که مساحت مدار تغییر چشمگیری نکرده است و تنها حدود 3.9 درصد بیشتر بوده است. در نهایت یک آرایه منطقی قابل برنامه ریزی پیشنهادی پیشین را با استفاده از الگوی شارژ پیشنهادی را اصلاح کرده و نشان می دهیم که می توان با این روش توان مصرفی آن را کم کرد.