همزمان با رشد تکنولوژی ساخت در مدارهای vlsi، از یک سو ابعاد مدارها، ولتاژ تغذیه و خازن گره ها کاهش یافته و از سوی دیگر فرکانس کلاک افزایش یافته است. این عوامل سبب کاهش شدید بار بحرانی در گره های حساس مدارهای نانوالکترونیک شده و حساسیت این مدارها را نسبت به خطاهای گذرای ناشی از تشعشعات پرانرژی به طور قابل ملاحظه ای افزایش داده اند. در این پایان نامه، یک لچ مقاوم حساس به سطح با قابلیت تحمل خطای نرم معرفی می شود. لچ پیشنهادی از ویژگی نقاب گذاری مدارهای اشمیت تریگر برای حذف پالس های گذرا و مقاوم سازی گره های داخلی استفاده می کند. همچنین تاخیر ناخواسته مدارهای اشمیت تریگر در یک تکنیک افزونگی زمانی بهینه بکار گرفته شده تا از انتشار خطاهای گذرا به گره خروجی جلوگیری کند. نتایج شبیه سازی در تکنولوژی cmos با اندازه مشخصه nm 45 نشان می دهد که لچ پیشنهادی نسبت به سایر ساختارهای مقاوم موجود از بار بحرانی بالاتری برخوردار است. مقدار بار بحرانی در ساختار پیشنهاد شده در ازای افزایش قابل قبول هزینه در توان و تاخیر، به بیش از 3 برابر بار بحرانی لچ مرجع افزایش یافته است. ضمن آن که، کاهش میزان نرخ خطای نرم در ساختار پیشنهادی به دلیل افزونگی زمانی بکار رفته در آن در واقع بسیار بیشتر از مقداری است که تنها بار بحرانی آن نشان می دهد. نتایج آنالیز مونته کارلو انجام شده برای ارزیابی تغییرات فرآیند، ولتاژ و دما نیز مقاومت مدار پیشنهادی را در برابر این قبیل ناپایداری ها تایید می کند.