یکی از مدلهای ارائه شده در خصوص کیفیت سیستم یادگیری الکترونیکی مدل iso 9126 می باشد که در این تحقیق جهت ارزیابی سیستم یادگیری الکترونیکی دانشگاه امیرکبیر بکار گرفته شده است. این مدل جهت ارزیابی سیستم، شش متغیر اصلی ارائه نموده که هر کدام از این متغیرها توسط چند شاخص دیگر اندازه گیری شده است. بدین منظور شاخص های مدل iso 9126به صورت پرسشنامه درآمده و در بین نمونه های آماری تحقیق (120 نفر از کارشناسان و دانشجویان دانشگاه امیرکبیر) توزیع و تکمیل گردید. بر اساس نتایج بدست آمده، بین سیستم فراگیری الکترونیکی دانشگاه صنعتی امیرکبیر با هر یک از شش عامل اثر گذار مدل، رابطه مستقیم و معناداری وجود دارد. همچنین بر اساس نتایج بدست آمده، سیستم آموزش الکترونیکی دانشگاه به ترتیب بیشترین تأثیر را از قابلیت نگهداری سیستم، کارائی سیستم، انتقال پذیری سیستم، عملیاتی بودن سیستم، قابلیت استفاده و قابلیت اطمینان سیستم می پذیرد.

در این پایان نامه ما نوآوری خودمان را در زمینه سیستمهای نهفته قابل بازپیکربندی ارایه می دهیم. سیستم قابل بازپیکربندی از یک پردازنده همه منظوره و یک واحد پردازش کننده قابل بازپیکربندی ساخته شده است. در این کار یک کاربرد خاص جهت پیاده سازی به این معماری داده می شود، و سپس یک مرحله افراز نرم افزار/سخت افزار استفاده می شود تا بخش های قابل اجرا روی سخت افزار و نرم افزار را از هم جدا کند. بخش سخت افزاری کاربرد موردنظر روی واحد پردازش کننده قابل بازپیکربندی پیاده سازی می شود و بخش نرم افزاری کاربرد بر روی پردازنده همه منظوره پیاده سازی می شود. بخشی که روی واحد پردازش کننده قابل بازپیکربندی پیاده سازی می شود بصورت یک گراف جریان داده فراهم می گردد. این پایان نامه به بخشی از کاربرد می پردازد که روی واحد پردازش کننده قابل بازپیکربندی اجرا می شود. این واحد پردازش کننده قابل بازپیکربندی یک آرایه ای از دروازه های قابل برنامه ریزی(fpga) است. چون گرافهای جریان داده ای که باید در این fpga پیاده سازی شوند بسیار بزرگ هستند و در یک fpga جا نمی گیرند، باید به تکه های کوچکتری تقسیم شوند. سپس این تکه ها باید بطور متوالی داخل fpga قرار گیرند و تابع موردنظر محاسبه شود. اگر fpga نتواند بطور جزیی بازپیکربندی شود، این تکه ها برای پیکربندی کل قطعه استفاده می شوند. در مجموع این فرآیند تقسیم بندی را افراز زمانی می نامند. نوآوری ما پیشنهاد چندین الگوریتم بهبودیافته جهت حل مسأله افراز زمانی است. هدف الگوریتم های افراز، کاهش حجم داده انتقالی میان تکه ها جهت کاهش اندازه حافظه، استفاده از حداقل فضای سخت افزار قابل بازپیکربندی برای افزایش میزان بهره وری، کاهش تعداد تکه ها و در نتیجه کاهش کل زمان اجرای کاربرد است.

طراحی به روش آسنکرون به لحاظ پیچیدگی روند طراحی و کمبود ابزرهای پشتیبانی طراحی خودکار ، علیرغم مزیت-های عمده ای که دارد تنها به طور محدودی مورد استفاده قرار گرفته است . در طراحی مدارات سنکرون پروسه طراحی و ابزارهای تجاری cad مانند : سنتز کننده ها، آنالیزگرها، ابزار تایید صحت عملکرد مدار؛ پیشرفت بسزایی در سطوح مختلف پیدا کرده اند. از بررسی مدار در سطح بالا گرفته تا طراحی فیزیکی. ولی ابزارهای cad در حوزه مدارات آسنکرون بسیار محدودند و بسیاری از آنها در فاز مطالعاتی و آزمایشگاهی قرار دارند. بنابر این با حل مسایل مربوط به بهینه سازی این ابزارها می توان جایگاه مدارات آسنکرون را به آنچه شایسته آنها است رساند و امکان استفاده گسترده از مدارات آسنکرون در کاربردهای متنوع را برای طراحان فراهم آورد . در این پایان نامه ما با بکارگیری الگوریتمهای سنتی کامپایلری که سابق بر این در سنتز سطح بالای مدارات سنکرون کاربرد داشته اند و بررسی ویژگیهای آنها در بهبود مدارات آسنکرون و تطبیق آنها با شرایط این مدارات، الگوی استانداردی برای کدهای توصیفی مدارات آسنکرون معرفی کرده ایم که مستقل از نحوه طراحی کاربر باشند و نتایج سنتز را از حیث توان و مساحت بهبود بخشند این امر با استفاده از مکانیزمهایی نظیر تغییر کد و جابجایی آنها به داخل و خارج از بدنه های شرطی و حلقه های تکرار و حذف قید شرطها از متغیرها و پورتها یا حذف کامل بدنه های شرطی، ساده سازی دستورالعملها و روشهای مشابه دیگر امکان پذیر گردیده است. این دست آورد برای بهینه سازی ابزار سنتز پرشیا به عنوان فاز قبل از سنتز به آن اضافه شده است.

مشکلات مطرح در سیستم های همگام در مدارهای بسیار مجتمع، طراحی های ناهمگام را به عنوان یکی از نامزدهای روشهای طراحی، در تکنولوژی های آینده مطرح کرده است. در ازای مزایای که با استفاده از طراحی ناهمگام حاصل می شود، تعداد ترانزیستورهای مــدار به شدت افزایــش می یابد. کاهش اندازه تکنولوژی و همچنین افزایش حجم مدارها موجب شده است تا توان نشتی به عنوان بخش مهمی از مجموع توان مصرفی تراشه ها در تکنولوژی بسیار ریز میکرون مطرح گردد. مدارهای ناهمگام به دلیل داشتن حجم بالای ترانزیستور، مصرف توان نشتی بالایی دارند؛ لذا نیاز شدیدی به ارایه روش هایی جهت کاهش توان نشتی با حفظ کارایی آنها احساس می شود. در میان روش های طراحی ارایه شده جهت کاهش توان نشتی، روش استفاده ار ترانزیستورهای با ولتاژ آستانه دو(چند)گانه دارای محبوبیت زیادی می باشند. آنچه که در مطلب زیر مد نظر است، ارایه روشی جهت طراحی مدارهای ناهمگام مبتنی بر الگو با ولتاژ آستانه دوگانه می باشد. دراین راستا، مسیله تخصیص ولتاژ آستانه در مدارهای ناهمگام را، با استفاده از گراف گذر حالت و مدل پترینت زمان دار احتمالی، به عنوان یک مسیله بهینه سازی مدل کرده ایم. سپس با استفاده از روش های مکاشفه ای شبیه سازی بازپخت و ژنتیک کوانتمی، راه کارهایی جهت تخصیص بهینه ولتاژ آستانه مطرح می نماییم. برای تخصیص ولتاژ آستانه در مدارهای شرطی، یک معیار موثر جهت آنالیز ایستای کارایی مدارهای ناهمگام دارای قابلیت انتخاب برمبنای پیدا کردن دورهای یک گراف جهت دار ارایه داده ایم. نتایج حاصل از آزمایش های تجربی نشان می دهد که روش ارایه شده می تواند به طور میانگین 65 درصد توان نشتی را در حالت بیکار کاهش دهد، در حالی که کارایی را تنها 7 درصد کاهش می دهد.

همانطور که در فصل اول گفته شد در اینترنت امروزی دو مدل برای ارایه کیفیت سرویس وجود دارد که شامل مدل سرویسهای یکپارچه و مدل سرویسهای متمایز است. مدل سرویسهای یکپاچه مشکل مقیاس پذیری داشته و قابل استفاده در روترهای هسته شبکه های بزرگ نیست. از سوی دیگر مدل سرویسهای متمایز این مشکل را حل کرده است ولی قادر به سرویس دهی به ازای هر جریان نیست. در این تحقیق معماری جدید با نام meeac-sv ارایه شده که گسترش یافته مدل eeac-sv است. در این مدل کنترل پذیرش توسط میزبانها براساس عملکرد انتها به انتهای شبکه انجام می گیرد. ایجاد مسیرهای جدید در شبکه امکان استفاده از آنها را برای میزبانها فراهم سازد. در این معماری ساختاری برای ثبت وضعیت پهنای باند مصرف شده شبکه توسط جریانها ایجاد شده است که بصورت محلی عمل کرده و هنگام تشخیص ازدحام در شبکه مسیرهای جدیدی را برای میزبانها فراهم می سازد. نتایج شبیه سازی نشان می دهد که eeac-sv از منابع شبکه به صورت بهتری استفاده کرده و دانه بندی بهتری را برای کلاسهای کیفیت سرویس نسبت به eeac-sv و سرویسهای یکپارچه بر روی سرویسهای متمایز فراهم می سازد. با این حال این روش نسبت به روشهای دیگر سربار بیشتری دارد.

طراحی مدارات به روش آسنکرون، می تواند منجر به کاهش توازن مصرفی و افزایش پایداری مدار در مقایسه با مدارات سنکرون می شود. با این وجود، وجود دو مسیله در مورد مدارات آسنکرون، مانع از گسترش آن ها در طراحی های دیجیتال گردیده است. این دو مشکل را می توان در پیچیدگی روند طراحی این مدارات و تست آن ها بیان کرد. برای حل مشکل پیجیدگی روال طراحی این مدارات، روش های مختلفی ارایه گردیده است، که یکی از کاراترین راه حل ها سنتز این مدارات با الگوهای از پیش طراحی شده می باشد. ولی متاسفانه تحقیقات محدودی در زمینه تست مدارات آسنکرون مبتنی بر الگو انجام پذیرفته است. لذا ما در این پروژه قصد داریم با بررسی رفتار خطا الگوهای از پیش طراحی شده ی pcfb(pre-chaged full buffer و pchb(pre-charged half buffer مداراتی را معرفی کنیم که قابلیت تست این مدارات را افزایش دهند. در کنار این هدف با بررسی خطا در مدارات qdi(quasi delay insensitive مداراتی را نیز به عنوان مدارات جامع و قابل استفاده در تمام مدارات آسنکرون qdi معرفی کنیم. از دیگر دست آوردهای این پروژه معرفی ابزار شبیه سازی خطا، مناسب برای مدارات آسنکرون مبتنی بر الگو می باشد. با این که تمام ابزارها و مدارات معرفی شده بر اساس ابزار سنتز persia پیاده سازی شده اند. ولی روال کلی آن ها سازگار با هر ابزار سنتی مبتنی بر الگو می باشد و قابل پیاده سازی برای دیگر ابزارهای سنتز مبتنی بر الگو می باشند.

مسایل و مشکلات مطرح در سیستم های همگام در مدارهای vlsi، ما را به سمت طراحی های ناهمگام سوق داده است. مدارهای ناهمگام با حذف پالس ساعت، بسیاری از مشکلات مطرح در این زمینه را کاهش داده اند. اما به علت مشکلاتی چون کمبود ابزارهای سنتز و بهینه سازی و همچنین سربار بالای مساحت در این مدارات، نمی توان تا حد لازم از این روش طراحی بهره برداری کرد. در این پایان نامه به بهینه سازی این گونه مدارات پرداخته شده است. روش سنتز مبتنی بر تجزیه یک طراحی ناهمگام بر اساس وابستگی های داده ای، به دلیل جهت داشتن به سمت سنتز با کارایی بالای سیستم های ناهمگام مورد نظر قرار گرفته است. در این روش، مدار به مجموعه ای از فرایندهای هم روند تجزیه می شود که هر یک از این فرایندها می توانند به صورت اجزای ریزدانه خط لوله ای پیاده سازی شوند. بنابر این بهینه سازی خط لوله ای یکی از مهم ترین انواع بهینه سازی بعد از انجام فرایند تجزیه است تا بیش ترین هم روندی را در مدار ایجاد کند و به این ترتیب کارایی مدارهای ناهمگام افزایش یابد. در این پایان نامه به طراحی الگوریتم و پیاده سازی یکی از روش های بهینه سازی خط لوله ای به نام slack matching پرداخته شده است که با درج بافر در کانال های خط لوله، سعی در بهبود کارایی و توان عملیاتی مدارهای ناهمگام دارد.