امروزه با افزایش کارایی پردازنده های سیگنال دیجیتال در پردازش پرسرعت اطلاعات، تقاضا برای مبدل های آنالوگ به دیجیتال با سرعت های بالا و دقت های بالاتر افزایش یافته است. از میان ساختارهای مختلف مبدل های آنالوگ به دیجیتال، مبدل تقریب متوالی (sa-adc) با استفاده از حداقل عناصر فعال به طور گسترده در کاربردهایی با توان مصرفی پایین مورد استفاده قرار می گیرد. در این رساله روش های نوینی در جهت افزایش سرعت عملکرد مبدل تقریب متوالی با دقت بالا و با هدف کاهش توان مصرفی ارائه شده است. پس از بررسی عوامل اصلی محدود کننده سرعت عملکرد مبدل و مطالعه روش های ارائه شده در سال های اخیر، در ابتدا برای اولین بار آنالیز جامعی بر روی زمان تأخیر مقایسه گر های دینامیکی ارائه شد و پارامترهای موثر در زمان تأخیر مقایسه گر مورد بررسی قرار گرفت. سپس بر اساس نتایج حاصله یک ساختار جدید با سرعت عملکرد بالاتر و توان مصرفی کمتر ارائه شد. همچنین جهت بهینه سازی طراحی مقایسه گرهای دینامیکی (با توجه به ماهیت غیرخطی و متغیر با زمان بودن مقایسه گر) بر اساس مدل پیوسته و متغیر بازمان ترانزیستور رابطه بسته ای برای توان مصرفی دینامیکی مقایسه گر استخراج شد که به طراحان این امکان را می دهد که با در اختیار داشتن روابط حاصله از آنالیز فوق و آنالیز زمان تآخیر طراحی بهینه ای را ارائه دهند. در ادامه با توجه به نقش موثر مقایسه گر در دقت مبدل، ضمن بررسی کلیه روش های موجود در حذف آفست مقایسه گر و مزایا و معایب هر یک، روش نوینی بر پایه کالیبراسیون آنالوگ و با استفاده از تنظیم پیوسته ولتاژ بدنه ترانزیستورهای ورودی، جهت حذف ولتاژ آفست مقایسه گر ارائه گردید. این روش نسبت به همتای کالیبراسیون دیجیتالی خود از دقت بیشتری برخوردار می باشد. نتایج شبیه سازی موثر بودن این روش حذف آفست را تأیید می نمایند. همچنین با توجه به نقش قابل ملاحظه زیرمبدل دیجیتال به آنالوگ (dac) در زمان تبدیل و البته توان مصرفی مبدل، روش سوئیچ زنی جدیدی ارائه شد که منجر به صرفه جویی 96 درصدی در مصرف انرژی سوئیچ زنی و همچنین کاهش 75 درصدی سایز آرایه خازنی و لذا بهبود زمان نشست می گردد. در نهایت با بهره گیری از دستاوردهای این رساله یک مبدل تقریب متوالی 10 بیتی با فرکانس نمونه برداری ms/s 68 در تکنولوژی cmos µm 18/0 (v8/1vdd=) طراحی شده و تا مرحله شبیه سازی پس از جانمایی پیش رفته است. نتایج شبیه سازی نشان می دهد که مقدار توان مصرفی و میزان کل اعوجاج هارمونیکی (thd) مبدل در فرکانس نمونه برداری mhz 68 و فرکانس سینوسی ورودی mhz14 به ترتیب mw 27/1 و db 1/56- می باشند. لذا معیار شایستگی میزان انرژی مصرفی در هر تبدیل مبدل fj/conv.-step 36 خواهد بود. از این مبدل می توان در بسیاری از کاربردها نظیر گیرنده های تلویزیون های دیجیتال به عنوان رقیب جدی برای مبدل پایپ لاین بهره برد.

امروزه مسئله توان مصرفی، برای تمامی دستگاه های الکترونیکی، به عنوان چالش بزرگی برای طراحان آنالوگ مطرح می باشد. مبدل های آنالوگ به دیجیتال نیز، به عنوان واسط دنیای آنالوگ با دنیای دیجیتال، درگیر این مهم می باشند. مبدل های آنالوگ به دیجیتال فلش، به عنوان عضوی از خانواده مبدل های آنالوگ به دیجیتال، در فرکانس های نمونه-برداری زیاد و قابلیت های تفکیک کم کاربرد دارند. بزرگترین معضل در افزایش قابلیت تفکیک یک مبدل آنالوگ به دیجیتال فلش، افزایش سرسام آور توان مصرفی می باشد که به صورت نمایی در مقابل افزایش خطی قابلیت تفکیک، افزایش می یابد. در مبدل آنالوگ به دیجیتال فلش از 2n-1 مقایسه گر برای n بیت قابلیت تفکیک استفاده شده است و بیشترین توان مصرفی در این مبدل مربوط به مقایسه گرها می باشد. با استفاده از ایده مطرح شده در این پایان نامه، برای ساخت مبدل فلش با n بیت، اگر تعداد بیت ها زوج باشد تنها از 3n/2 مقایسه گر و اگر تعداد بیت ها فرد باشد از 3(n+1)/2 مقایسه گر استفاده خواهد شد. برای حصول اطمینان از صحت ایده مطرح شده، یک مبدل آنالوگ به دیجیتال فلش 6 بیتی با فرکانس نمونه-برداری ms/s 350 با استفاده از نرم افزار hspice در تکنولوژی 180nm cmos tsmcو ولتاژ تغذیه 8/1 ولت طراحی و با استفاده از نرم افزار hspice شبیه سازی شده است. مقدار thd در فرکانس ورودی mhz 50 برابر db 5/31- و توان مصرفی مبدل برابر با 75/7 میلی وات می باشد که در مقایسه با مبدل آنالوگ به دیجیتال فلش 70% توان مصرفی کاهش یافته است.

با توجه به نیاز افزایش سرعت نمونه برداری مبدل ها، مساله میزان مصرف توان نیز از اهمیت قابل توجهی برخوردار می باشد. امروزه، استفاده از تکنیک موازی سازی چندین مبدل در حوزه زمان به عنوان یکی از موثرترین تکنیک های افزایش سرعت مبدل به شمار می رود. در کنار افزایش سرعت نمونه برداری وکاهش خطاهای عدم پایداری مبدل، مساله عدم تطابق زیرمبدل ها از چالش های اساسی طراحی به شمار می رود. یکی از مهمترین خطاهای فوق، خطاهای ناشی از دیررسیدن پالس ساعت به طبقات و لذا عدم نمونه برداری در زمان هایی با فواصل یکسان می باشد که در خطینگی مبدل تاثیر می گذارد. جهت برطرف نمودن این خطاها غالبا از مدارات نمونه بردار و نگهدارنده استفاده می شود. اما طراحی این مدارات چالش های مخصوص به خود را دارا می باشد. لذا یکی از کارهای انجام شده در این پژوهش، بررسی و آنالیز این چالش ها و بررسی کلیه ساختارهای ارائه شده تا امروز بوده است. در ادامه، ساختار جدید یک مدار دنبال کننده و نگهدارنده با توان مصرفی پایین و قابلیت خطی بالا ارائه شده است. نتایج شبیه سازی با استفاده از نرم افزار اچ اسپایس و در تکنولوژی 90 نانو مترنشان می دهد که مدار پیشنهادی در فرکانس نمونه برداری 100ms/s ، دارای شاخص میزان اعوجاج هارمونیکی کل، db 62 و مصرف توان mw 1 می باشد. یکی از دغدغه های اساسی طراحان مبدل های داده موازی شده در واحد زمان، تعیین تعداد بهینه طبقات موازی به کار رفته در ساختار مبدل موازی شده در واحد زمان می باشد. متاسفانه تا امروز آنالیز جامعی که تعداد بهینه طبقات را با درنظر گرفتن اثرات مثبت و منفی افزایش تعداد زیرمبدل ها در نظر بگیرد، ارائه نشده است. در این راستا، در این پژوهش، آنالیز جامعی جهت تعیین بهینه تعداد طبقات ارائه شده است. این آنالیز از دو جنبه اساسی به مساله نگاه می-کند. جنبه اول تاثیر منفی افزایش تعداد طبقات بر میزان خطینگی مبدل می باشد که در این پژوهش این خطاها مورد بررسی قرار گرفت. جنبه دیگر تاثیر مثبت افزایش طبقات در کاهش توان مصرفی مبدل می باشد. توان مصرفی در هر تبدیل سیگنال آنالوگ به دیجیتال در مبدل موازی شده در واحد زمان با تقریب متوالی از مجموع توان های مصرفی مدار دنبال کننده و نگهدارنده، تمام بلوک های زیر مبدل داده با تقریب متوالی، مدار مالتی پلکسر و مدار تولید و توزیع پالس-ساعت می باشد، که در این پژوهش محاسبه شده است. در ادامه نیز آنالیزی برای بهینه تعداد طبقات با توجه به مقدار بیت موثر محاسبه شده و توان مصرفی محاسبه شده جهت یک تبدیل سیگنال آنالوگ به دیجیتال مبدل موازی شده در واحد زمان با تقریب متوالی، ارائه شده است.

چکیده ندارد.