در طول چند دهه گذشته سنتز سطح بالا موقعیت خود را در سلسله مراتب اتوماسیون طراحی تثبیت نموده و با توجه به قابلیت آن در تسریع تولید طرح های vlsi جایگاه ویژه ای در صنعت تولید مدارهای مجتمع پیدا کرده است. سنتز سطح بالا شامل دو بخش اصلی زمانبندی عملیات و تخصیص منابع می باشد. تخصیص منابع خود به سه بخش تخصیص رجیستر، تخصیص واحدهای عملیاتی و تخصیص اتصالات تقسیم می شود. در بخش تخصیص منابع و در قسمت تخصیص رجیستر آن، برای هر متغیر یا سیگنال موجود در گراف مدار یک المان ذخیره کننده داده در نظرگرفته می شود. گزینه های موجود برای این المان ها عبارتند از: لچ و فلیپ فلاپ. لچ بطور گسترده ای در طرح های custom design با قابلیت اجرایی بالا استفاده شده است حال آنکه در طرح های asic غالباً فلیپ فلاپ ها مورد استفاده قرارگرفته اند. این مهم است که بتوانیم با بکارگیری روشهای بکار رفته در طرحهای متناظر custom بر قابلیت اجرایی طرحهای asic بیفزاییم. لچ ها علاوه بر بالا بردن سرعت کار مدار، نسبت به فلیپ فلاپ ها توان کمتری مصرف کرده و سطح کمتری را اشغال می کنند. همچنین لچ از قابلیت تحمل تغییر تأخیرات ناشی از تغییرات پروسه برخوردار می باشد. هریک از این مزایا انگیزه ای قوی جهت جایگزین کردن فلیپ فلاپ ها با لچ به منظور ارتقای عملکرد مدار می باشد. در مدارهای بر مبنای فلیپ فلاپ هر بلوک ترکیبی بین فلیپ فلاپ ها را از دیدگاه زمانی می توان بصورت مجزا در نظر گرفت که آنالیز زمانی و بهینه سازی را ساده می سازد اما این امر در مورد لچ ها صادق نیست چراکه برخی بلوک های ترکیبی ممکن است بیش از یک سیکل ساعت برای محاسبه نیاز داشته باشند که می باید توسط بلوک های دیگری که کمتر از یک سیکل ساعت زمان نیاز دارند جبران شود.استفاده از لچ با توجه به نوع رفتار آن در مقایسه با فلیپ فلاپ، طراحی مدار را پیچیده تر می سازد. این امر در تمامی سطوح طراحی و از جمله سنتز سطح بالا خود را نشان می دهد. این رفتار پیچیده زمانی لچ ها را در طی زمانبندی عملیات،تخصیص رجیستر و سنتز کنترلی می توان مدیریت کرد؛ ایده کلیدی که در این مراحل معمولا در نظر گرفته می شود، جلوگیری از خوانده و نوشته شدن همزمان لچ در زمان گذر لچ می باشد. در این پروژه با استفاده از ایده جدید استپ فازی، پیاده سازی سنتز سطح بالا بر مبنای استفاده از لچ در مدار و در قالب کدهای vhdl ارائه شده است. با استفاده از این نوع سنتز به قابلیت هایی از جمله کاهش تأخیر کار مدار از طریق بهینه سازی سیکل وظیفه ساعت سیستم می توان دست یافت. اجرای برنامه برروی یک فیلتر مرتبه پنج نمونه، و مقایسه نتایج حاصل با مدار مشابه پیاده سازی شده بر مبنای فلیپ فلاپ، نشان دهنده کاهش چشم گیر تأخیر کار مدار و نیز کاهش سطح اشغالی می باشد.