مبدل های آنالوگ به دیجیتال پایپ لاین که از رایج ترین مبدل های امروزی می باشند برای کاربردهای پر سرعت و وضوح متوسط قابل استفاده می باشند ولی توان مصرفی این مبدل ها چالش اصلی طراحی آن ها می باشند. خصوصا کاربردهای قابل حمل و مبتنی بر باتری، اهمیت توان مصرفی را افزایش می دهد. در این پایان نامه یک مبدل آنالوگ به دیجیتال پایپ لاین 8 بیتی با سرعت 1ms/s و توان مصرفی 2mw در تکنولوژی 0.18?m cmos طراحی و شبیه سازی شده است. فرکانس نمونه برداری تا 10ms/s قابل افزایش می باشد که امکان تبدیل سیگنال های با فرکانس 5mhz را فراهم می کند و بیانگر یک fom مناسب معادل 0.78 pj/(c.s) بوده که شایستگی مبدل را از نظر توان مصرفی نشان می دهد. از معماری 1.5b/stage در طراحی طبقات استفاده شده است که اصلاح دیجیتال خروجی ها و در نتیجه افزایش خطسانی را فراهم می سازد. از یک تقویت کننده عملیاتی دو طبقه تک سر برای تقویت سیگنال باقی مانده استفاده شده است که با یک روش جدید جبران سازی شده است. حذف مدار sha ورودی و تغییر در طرح زمان بندی سیگنال کلاک سبب بهبود توان مصرفی مبدل شده است.