امروزه حافظههای جاسازی شده در تراشههای سیستمی، بخش اعظمی از فضای موجود در تراشه را به خود اختصاص دادهاند. از این رو آزمون ساخت این حافظهها، گام مهمی در فرآیند تولید تراشههای سیستمی محسوب میشود که تراشههای آسیبدیده را مشخص نموده و عبور از مراحل نظری ابتدایی به مرحله تولید انبوه را در یک تکنولوژی ساخت جدید سرعت میبخشد. در این راستا، خودآزمون داخلی به عنوان یک روش موثر برای رفع مشکلات موجود در زمینه آزمون تراشههای سیستمی کاربرد گستردهای یافته است. اما ایده هوشمندانه و قابلیتهای بسیار این روش، با محدودیتهایی نیز رو به رو است که مهمترین آنها عبارتند از: بالا بردن سطح مصرفی تراشه، تأثیرات نامطلوب احتمالی بر روی عملکرد تراشه و افزایش زمان آزمون. این محدودیتها بر روی هزینه و کیفیت آزمون تأثیرمستقیم دارند. در این پایاننامه، ساختاری جدید برای مدار خودآزمون داخلی هستههای حافظه جاسازی شده در تراشههای سیستمی معرفی شده است که هدف آن کاهش هزینه و افزایش کیفیت آزمون به منظور بهبود بازده و قابلیت اعتماد محصول است. طراحی شده است که هدف آن ایجاد یک بستر نظام- ieee ساختار ارائه شده در این پایاننامه بر مبنای استاندارد 1500 یافته برای آزمون هستههای جاسازی شده در تراشههای سیستمی میباشد. در این راستا سعی شده است تا با اختصاصی برای هستههای حافظه، کیفیت آزمون بهبود یافته و همچنین از مزایای این استاندارد ieee نمودن ساختار مدار پوشش 1500 در فراهم نمودن ساختاری سلسله مراتبی و ماژولار برای آزمون استفاده شود. هدف اصلی مدار خودآزمون داخلی ارائه شده، بهبود کیفیت آزمون همراه با کاهش هزینههاست. همزمانی آزمون تمامی حافظهها که در این طرح در نظر گرفته شده است، به و همچنین به کارگیری at-speed کاهش زمان آزمون و در نتیجه هزینهها کمک میکند. به علاوه با استفاده از آزمون به شکل ساختاری برای آنالیز الگوریتم مورد استفاده، پوشش خطای مطلوبی برای حافظههای تحت آزمون به وجود آمده است. از سوی دیگر نتایج نشان میدهند که فضای اشغالی طرح ارائه شده نسبت به موارد مشابه ذکر شده در مقالات بهبود یافته است.