برای رسیدن به سطوح بالای پوشش خطا، معمولا تغییرات زیادی در مقادیر سیگنالهای داخلی مدار ایجاد می گردد که باعث افزایش مصرف توان نسبت به حالت کار عادی مدار است. علاوه بر این آزمون مبتنی بر پویش در زمان شیفت دادن بردارها تعداد زیادی گذار در ورودی مدار تحت آزمون ایجاد می نماید که این مسئله باعث فعالیتهای کلیدزنی زیاد در مدارهای داخلی واحد تحت آزمون و افزایش توان خواهد شد. توان مصرفی بالا در زمان آزمون می تواند در قابلیت اطمینان مدارات تولید شده و بازده ساخت مشکلاتی ایجاد نموده و حتی به خرابی دایم تراشه منجر شود .مسئله دیگری که امروزه در آزمون مدارهای مجتمع پیچیده مطرح است، حجم بالای داده های آزمون است. حجم بالای این داده ها نه تنها زمان آزمون را افزایش می دهد بلکه باعث می شود به ‏‎automatic test equipment)‎‏)‏‎ate‎‏ هایی با قابلیت ها و حافظه بیشتر نیاز داشته باشیم که به نوبه خود موجب افزایش هزینه آزمون خواهد شد. این مشکلات در استفاده از ساختارهای پویش برای آزمون تراشه های ‏‎system-on-chip‎‏ محدودیت ایجاد می نمایند. در سالهای اخیر تحقیقات زیادی برای حل این مشکلات در روشهای پویش انجام گرفته ولی بیشتر آنها فقط بر روی یکی از از این مسائل متمرکز شده اند و به بقیه توجه نداشته اند. حتی برخی از آنها برای حل یکی از این مشکلات بقیه را تشدید کرده اند. روشهای پیشنهاد شده دراین پایان نامه سعی دارند زمان، توان مصرفی و حجم داده ها را در ساختارهای پویش به طور همزمان کاهش دهند تا از این طریق استفاده از این ساختارها در آزمون تراشه های ‏‎soc‎‏ و هسته های آنها امکان پذیر گردد. در این روش ها ساختارهای ‏‎(design for test) dft‎‏ جدیدی ارائه شده است که می توانند به همراه الگوریتمهای پیشنهادی تغییر داده های آزمون مشکلات ذکر شده را به طور قابل توجهی کاهش دهند.