با کاهش مقیاس تکنولوژی، افزایش پیچیدگی سیستم ها و کاهش سطوح ولتاژ، خطای نرم در مدارات مجتمع به صورت وسیعی افزایش یافته است و این امر موجب بوجود آمدن اختلال در عملکرد سیستم ها گشته است. مورد مهمی که در سال های اخیر مورد توجه قرار گرفته است، بحث خطای نرم در مدارات ترکیبی است که نشان داده می شود با افزایش فرکانس کار مدارها، اهمیتی بالاتر از خطای نرم در مدارات ترتیبی پیدا می کند. لذا بحث طراحی مدارهای ترکیبی به گونه ای که بتوانند در برابر خطای نرم مقاومت مناسبی داشته باشند، یکی از مباحث مهم و نوین در زمینه مقاوم سازی و کاهش خطای نرم بشمار می رود. هدف از اجرای این پایان نامه ارائه یک روش بهینه برای مقاوم سازی مدارات ترکیبی است. در این پایان نامه ابتدا به بررسی مفاهیم اولیه خطای نرم پرداخته و در رابطه با خطای نرم در مدارات ترکیبی صحبت خواهیم نمود. در ادامه شیوه های مختلف مقاوم سازی مدارات ترکیبی در برابر خطای نرم را مورد بررسی قرار خواهیم داد. به معیارهای مهم در حوزه مقاوم سازی در برابر خطای نرم اشاره نموده و نحوه محاسبه آنها را توضیح می دهیم. سپس به ارائه روش پیشنهادی می پردازیم.

هدف از این پژوهش بررسی فیلترهای stap و استفاده از ابزارهای طراحی و شبیه سازی پیشرفته مانند dsp builder و modelsim برای طراحی و پیاده سازی بر روی fpga های پر سرعت و پر تراکم امروزی است. بیش ترین بخش محاسباتی فیلتر stap را تجزیه qr تشکیل می دهد. از این رو تأکید بر نوعی طراحی پارامتری از تجزیه qr بوده است که تا حد امکان سخت افزار را درتراشه fpga موردنظر کاهش دهد ضمن اینکه بتواند محاسبات بیش تری را با صرف توان کم تر برآورده سازد. علاوه براین بخش های دیگر سیستم مانند جایگزینی پیش رو/ پس رو و هم چنین واحد تولید بردارهای هادی نیز مورد بررسی واقع شده اند. در این پایان نامه واحد تولید بردارهای هادی بر روی یک تراشه stratix iv پیاده سازی شده است.

امروزه پردازش دیجیتال در باند میانی پُلی بین باند پایه و بخش آنالوگ فرکانس بالای یک مودم بی سیم فراهم آورده است. در یک سیستم بی سیم باید بین فرکانس نمونه برداری پایین باند پایه و فرکانس نمونه برداری بالای باند میانی تبدیل صورت گیرد. به علاوه این سیستم باید سیگنال باند میانی را با یک فرکانس حامل مناسب ترکیب کند. این فرآیند¬ها با استفاده از یک duc برای تبدیل بین باند پایه به میانی و یک ddc برای تبدیل بین باند میانی به پایه صورت می¬گیرند. پیاده سازی این بلوک¬ ها به دو صورت نرم افزاری و سخت افزاری می¬ تواند صورت گیرد. چون ساختار این بلوک¬ها پر از ضرب کننده می¬باشد بنابراین نیاز به توان محاسباتی بالایی دارند که برای پیاده سازی ¬های نرم افزاری یک محدودیت محسوب می -گردد. با گسترش و تکامل استاندارد¬های مخابراتی جدید، اغلب نیاز می¬شود تا سیستم¬های duc/ddc از استاندارد¬های متفاوت با مشخصات متفاوتی پشتیبانی کنند. پیاده سازی¬های سخت افزاری مبتنی بر asic به دلیل سخت افزار ثابتشان این نیاز را برآورده نمی¬سازند. درنتیجه شمار زیادی از طراحان برای داشتن قابلیت استفاده مجدد از سخت افزار و انعطاف پذیری به سمت طراحی¬های مبتنی بر fpga ها سوق داده می¬شوند. هدف از این پژوهش، بررسی ساختار سیستم¬های duc/ddc و استفاده از ابزار¬های طراحی و شبیه سازی پیشرفته مانند dsp builder و modelsim برای طراحی و پیاده سازی بر روی fpga های پرسرعت و پر تراکم امروزی است. سیستم-های مورد بررسی یک ddc و یک duc به ترتیب برای استاندارد¬های wimax و w-cdma می¬باشند. بیشترین بخش محاسباتی این مبدل¬ها را بخش فیلتری آن¬ها تشکیل می¬دهد. بنابراین روش¬های مختلف طراحی بهینه برای زنجیره فیلتری این مبدل¬ها به منظور کاهش حجم سخت افزار مصرفی ارائه می¬گردد. درفاز بعدی پارامتر¬های طراحی به محیط dsp builder انتقال داده می¬شوند و درحین ساخت سیستم¬ها، روش¬های طراحی بهینه سیستمی نیز روی آن ها اعمال می¬شود. پس از شبیه سازی سیستم¬ها در محیط متلب و نرم افزار modelsim، سخت افزار تولید شده برای سیستم wimax روی تراشه cycloneiii و برای سیستم w-cdma روی تراشه stratix iv پیاده سازی می¬شود. نتایج سنتز گویای برتری روش¬های طراحی بهینه پیشنهادی می¬باشد.

رمزنگاری نقش مهمی در زمینه امنیت اطلاعات ایفا میکند. اطلاعات حساسی که قرار است درمحیط های باز و نا امن مبادله و یا ذخیره شوندرا میتوان رمز نمود. توابع رمزگذاری، طرح های امضاء، طرح های احراز هویت و غیره از جمله روشهای رمزنگاری هستند. تا قبل از سال 2000 میلادی الگوریتم رمزنگاری des به عنوان الگوریتم استاندارد به طور گسترده در کاربردهای امنیتی مورد استفاده قرار می گرفت. با توجه به ضعف های استاندارد des به خاطر طول کلید کوتاه آن و پیشرفت تکنولوژی پردازنده ها در رمز گشایی، الگوریتم رمزنگاری aes با طول کلیدهای 128و 192و 256 به عنوان استاندارد رمز نگاری در سال 2000 میلادی شناخته شد. از این الگوریتم برای کاربرد های مختلف به صورت سخت افزاری و نرم افزاری استفاده می شود. اما برای افزایش سرعت الگوریتم با محدودیت های سخت افزاری کامپیوتر رو به رو خواهیم شد که این محدودیت ها مانع دستیابی به سرعت بالاست. محدودیتهایی مانند وابستگی داده ها در طول پردازش، خاصیت تک پردازنده ای واجرای پی در پی دستورها باعث می شود که نتوان در پیاده سازی نرم افزاری به سرعت های بالا دست یافت. از آنجایی که سرویس های محرمانه از سطح برنامه های کاربردی فراتر رفته اند، استفاده از الگوریتم رمزنگاری در محیط های پرسر عتی مانند خطوط ارتباطی شبکه، سیستم های vpn و مسیریاب ها به یک چالش جدی پژوهشی تبدیل شده است. در این راستا در کاربردهای پر سرعت می توان با بهره گیری از شتاب دهنده های سخت افزاری به سرعت های بالاتری دست یافت. در طراحی شتاب دهنده های سخت افزاری معمولا از تراشه های قابل پیکره بندی که معروف ترین آنها خانواده fpga هستند استفاده می کنند. هدف از اجرای این پژوهش بررسی استاندارد رمزنگاری پیشرفته و روش های پیاده سازی آن بر روی fpga ها، می باشد. ابتدا انواع الگوریتم های رمزنگاری aes مورد بررسی قرار خواهد گرفت. سپس مدل هایی برای پیاده سازی این الگوریتم بر روی fpga ارائه خواهد شد که از نظر حجم سخت افزار مصرفی و بازدهی کارآمد باشد. در روش ارائه شده که برای کاربردهای پر سرعت طراحی شده است از معماری خط لوله ای10، 20 و40 مرحله ای استفاده شده است. پیاده سازی این طرح بر روی تراشه های cyclone iii وstratix iv از خانواده altera انجام شده است و نتایج بدست آمده گویای صحت عملکرد و کارایی مناسب روش های پیشنهادی می باشد. در این پژوهش به بازدهی gbps776/59 با حداکثرفرکانس پالس ساعت mhz 467 بر روی تراش? stratix iv نائل آمدیم. مقایسه طرح های پیشنهادی با طرح های مشابه گزارش شده نشان از مزیت نسبی آنها دارد. علاوه بر این، تحقیق درباره پروسسور نرم nios ii و نحوه ارتباط سخت افزار aes با آن مورد بررسی قرار گرفته است که در نهایت سیستم رمز نگاری طراحی شد که فایل تصویر ذخیره شده در sd card را رمز می کند. این طرح بر روی سخت افزار stratix iv پیاده سازی شد و مدت زمان لازم برای رمز کردن فایل kb9/76 برابر 738/828 میکرو ثانیه و برای فایلkb 192 برابر 33/1 میلی ثانیه اندازه گیری شد. بازده این سیستم برابر mbps 891 می باشد.

مدولاسیون qpsk یکی از معروفترین تکنیک های مدولاسیون دیجیتال برای ارتباطات ماهواره ای، شبکه های بی سیم lan، ویدئو کنفرانس ها و سایر اشکال ارتباطات دیجیتال با حامل فرکانس رادیویی و همچنین یکی از متداولترین انواع مدولاسیون psk است که به سبب حفاظت فوق العاده آن در برابر نویز در کانال های نویزی کاربرد داشته است. با وجود این که qpsk در مقایسه با تکنیک هایی مانند qam نرخ داده کم تری دارد ولی توان کم تری نسبت به آن ها مصرف نموده و مدار گیرنده آن از پیچیدگی کم تری برخوردار است. ماهواره های حسگر از راه دور در حال حاضر از نرخ داده چندصد مگابیت بر ثانیه پشتیبانی می کنند و این روند در آینده به گیگابیت خواهد رسید. این امر، ضرورت وجود مدولاتور و دمدولاتورهایی با سرعت پردازش بالا را نشان می دهد. از این رو یکی از چالش های مهم در پیاده سازی این سیستم ها بالا بردن سرعت انتقال دیتا است. برای این منظور استفاده از فن آوری رو به گسترش fpga مورد بررسی قرار می گیرد. این تراشه ها با فشرده سازی و قابلیت انعطاف بالا امکانات جدیدی را در پیاده سازی سامانه های پیچیده و پر سرعت فراهم آورده اند. میزان توان مصرفی مدار نیز یکی دیگر از چالش های مهم پیش رو است. در این پایان نامه هدف، بررسی نحوه طراحی مدولاتورهای qpsk برای عملکرد با سرعت داده بالا ، بررسی نرخ خطای بیت (ber) و راندمان سیستم از لحاظ توان و هم چنین پیاده سازی آن بر روی تراشه قابل پیکربندی fpga بوده است. در این پایان نامه، یک مدولاتور و دمدولاتور qpsk با نرخ داده 5 مگابیت بر ثانیه و پالس ساعت 200 مگاهرتز طراحی گردید. تراشه ای که برای پیاده-سازی به کار رفته است تراشه ep4sgx230kf40c2 stratixiv متعلق به شرکت altera می باشد. نتایج حاصل از این پیاده سازی سخت افزاری شامل منابع مصرفی و تحلیل توان ارائه شده است.

فیلتر میانه، یک فیلتر غیرخطی بسیار تطبیق پذیر و چندمنظوره می باشد که در گستره ی وسیعی مورد استفاده قرارگرفته است. قدرت این فیلتر در تواناییش برای فیلتر نمودن نویز با حداقل میزان اثرگذاری بر خواص اساسی سیگنال می باشد. این فیلتر، مقادیر پیکسل ها در یک همسایگی در یک پنجره را مرتب می کند و سپس مقدار پیکسل مرکزی را با مقدار میانه در گروهی که مرتب شده است جایگزین می کند. در دامنه ی پردازش تصویر، یک فیلتر میانه دوبعدی، موجب حذف نویز هایی از نوع نمک و فلفل بدون ایجاد اثر سوء بر لبه های اصلی می گردد. بیشتر تلاش ها در زمینه ی طراحی فیلترهای میانه، بر روی فیلترهای دوبعدی درابعاد پنجره های کوچک که برای پردازش تصویر به کار می روند، تمرکز دارد. با این وجود، کارهای اخیر در زمینه ی الگوریتم های جدید پردازش تصویر، مانند تبدیل اثر، نیاز به معمارهایی را که بتوانند به محاسبه ی میانه و میانه وزندار پنجره های بزرگ یک بعدی بپردازند، آشکار می سازد. تبدیل اثر به علت نامتغیر بودن نسبت به دوران و مقیاس برای کاربرد های شناسایی کاراکتر و تشخیص چهره مناسب می باشد. بزرگترین مانع برای استفاده از این تبدیل پیچیدگی محاسباتی بالای آن است. در این پژوهش تاکید برطراحی و پیاده سازی یک فیلتر میانه وزندار با قابلیت انعطاف بالا درطول پنجره و وزن های پیکسل-های ورودی و مقایسه با روش های دیگر پیاده سازی فیلتر میانه است. معماری براساس هیستوگرام تجمعی طراحی شد و با دیگر معماری ها بر روی پنجره های مختلف در نرم افزار qsim بر روی برد ep3c120f780c7 شبیه سازی شدند که نتایج حاصل از شبیه سازی ها گویای صحت و کارایی عملکرد معماری برای پنجره های بزرگ است. مقدار latency بدست آمده برای پنجره لغزان و میانه وزندار بترتیب 140nsو160ns است.