در این پایان نامه یک دمدولاتور mfsk به روش تمام دیجیتال، برای گیرنده پی جو با ساتار سوپرهترودین طراحی، شبیه سازی و پیاده سازی شده است . سیگنال ورودی دمدولاتور، سیکنال فرکانس میانی دوم (445khz) می باشد که بصورت سخت شده و مربعی در آمده است (a/d یک بیتی). دمدولاتور از سه بخش ، آشکارساز فرکانس ، آشکارساز سمبل و مدار استخراج پالس ساعت سمبل تشکیل شده است . برای آشکارسازی فرکانس ، از روش اندازه گیری پریودهای سیگنال ورودی استفاده شده است . آشکارساز فرکانس دارای مشخصه خطی و خروجی یک بیتی می باشد. واحد آشکارساز سمبل در واقع یک واحد i&d می باشد که با انتگرال گیری از خروجی آشکارساز فرکانس ، خطای فرکانسی هر 4 سمبل محتمل را محاسبه می کند و سمبل با می نیمم خطا را آشکار می کند. برای استخراج پالس ساعت سمبل، یک حلقه قفل فاز دیجیتال (dpll)، استفاده شده است . dpll شامل آشکارساز فاز، فیلتر حلقه و یک نوسان ساز کنترل شونده دیجیتال می باشد. برای آشکارساز فاز، از تکنیک early-late استفاده شده است . فیلتر حلقه نیز یک فیلتر دیجیتال با ضرایب مناسب برای پیاده سازی می باشد. سیستم فوق بطور کامل در محیط نویز سفید گوسی شبیه سازی شده است و پارامترهای مختلف ، از جمله ضرایب فیلتر حلقه، بگونه ای طراحی شده اند که نرخ خطای بیت و خطای فریم مورد نظر در استاندارد ermes حاصل شود. در انتخاب روشها، تحقق سخت افزاری با مساحت و توان کم فاکتور مهمی بوده است و توان مصرفی کم، در سطوح مختلف طراحی مدنظر بوده است . دمدولاتور طراحی شده، با رعایت مسائل طراحی بهینه و کم توان سخت افزاری، بر روی fpga پیاده سازی شده و با استفاده از یک سیستم تست مورد ارزیابی قرار گرفته است .