پیشرفت پیوسته تکنولوژی cmos و کوچک شدن ابعاد باعث افزایش تراکم و در نتیجه افزایش کارآیی مدارهای مجتمع دیجیتال شده است. این افزایش تراکم علاوه بر پیچیدگی طراحی، با افزایش توان مصرفی مدار و اثرات دیگری مثل افزایش جریان مصرفی، حرارت تولیده شده و کاهش میزان قابلیت اطمینان مدار همراه است. همچنین اثرات مرتبه دو همچون جریانهای نشتی نیز به صورت مولفه موثر در توان مصرفی ظاهر شده اند به گونه ای که در تکنولوژیهای امروزی سهم توان مصرفی ناشی از جریانهای نشتی با سهم توان مصرفی دینامیکی برابر شده است. از طرف دیگر کوچک شدن ابعاد و کاهش ظرفیت خازنی گره های مدار در کنار روشهای کاهش توان مصرفی همچون کاهش ولتاژ تغذیه، مدارهای دیجیتال امروزی را در مقابل خطای نرم که در اثر برخورد ذرات اتمی پر انرژی با مواد سازنده تراشه ها بوجود می آید، حساس تر کرده است. فلیپ-فلاپها و شبکه توزیع پالس ساعت در کنار مدارهای منطقی و حافظه از ارکان اصلی تراشه های دیجیتال سنکرون هستند. شبکه توزیع پالس ساعت با وظیفه انتقال پالس ساعت با بالاترین تقارن و کمترین تاخیر در کل تراشه، به دلیل ظرفیت خازنی بسیار بالا و نرخ تغییرات حداکثری، قسمت زیادی از توان مصرفی دینامیکی را به خود اختصاص می دهد. انتخاب ساختار مداری مناسب، روش بهینه در کاهش توان و خصوصاً ضرورت کنترل همزمان توان مصرفی دینامیک و استاتیک از بحثهای مهم در طراحی شبکه پالس ساعت و فلیپ-فلاپهای مورد استفاده در مدارهای دیجیتال کم توان هستند. در این تحقیق ابتدا منابع فیزیکی اتلاف توان و مولفه های آن مورد اشاره قرار گرفته سپس اصول و مبانی روشهای طراحی مدارهای کم توان بررسی شده، مزایا و معایب هر روش و میزان کارایی آنها با کوچکتر شدن بیشتر ابعاد مورد اشاره قرار گرفته است. با هدف کاهش توان مصرفی در مدارهای پالس ساعت، مدارهای مولد پالس و المانهای ذخیره سازی توان پائین معرفی شده اند. در طراحی این مدارها علاوه بر قابلیت فعال شدن با هر دو لبه پالس ساعت، امکان استفاده از دامنه کم نیز در نظر گرفته شده که این قابلیت با عدم نیاز به مدار مبدل سطح و کاهش بیشتر توان مصرفی همراه است. همچنین در مدارهای معرفی شده، کاهش جریانهای نشتی با استفاده مجدد از مدارهای تست و خاموش کردن مدار در بازه های زمانی غیرفعال آن، محقق شده و در عین حال طراحی مدارها به گونه ای است که قادر به حفظ حالت نیز هستند. این خاصیت کارکرد پیوسته آنها بین دو حالت فعال و غیرفعال را ممکن می سازد. جلوگیری از تغییرات ناخواسته ابزار دیگری برای کاهش اتلاف توان خصوصاً مولفه دینامیکی آن است که در طراحی تعدادی از مدارهای پیشنهادی استفاده شده است. با استفاده از این روش در مدارهای معرفی شده، المان ذخیره سازی تنها موقعی پالس ساعت را دریافت می کند که تغییر مقدار در مدار لازم باشد در غیر اینصورت مسیر پالس ساعت قطع شده و اتلاف توان دینامیکی وجود نخواهد داشت. با هدف افزایش قابلیت اطمینان مدار، همپنین المانهای ذخیره سازی فعال شونده با پالس معرفی شده اند که علاوه بر توان مصرفی پایین در مقابل اثر برخورد ذرات پر انرژی و خطای نرم نیز مقاوم هستند. عملکرد مدارهای معرفی شده به صورت کامل تحلیل شده و مشخصات آنها در گوشه های پروسس-دما-تغذیه (pvt) استخراج شده است. در انتها طراحی این مدارها با هدف قرار گرفتن آنها در فرآیند متداول طراحی دیجیتال به صورت سلولهای استاندارد انجام شده و طرح یک مدار رجیستر چهار بیتی با استفاده از این سلولهای پایه ارائه شده است.