طراحی و شبیه سازی رگولاتور ولتاژ خطی (ldo) با افت ولتاژ کم و جریان حالت سکون پایین

هدف از این پایان نامه، طراحی و شبیه سازی یک رگولاتور ولتاژ خطی ldo، با افت ولتاژ کم و جریان حالت سکون پایین است. در ساختار پیشنهادی از یک ترانزیستور nmos به همراه pmos به عنوان ترانزیستور عبور دهنده استفاده شده است. در این شرایط به ازای ولتاژهای ورودی بالا، نیازی به استفاده از مدارهای جبران ساز و در نتیجه مصرف جریان بیشتر برای ایجاد پایداری نخواهیم داشت. محدوده ولتاژ ورودی این رگولاتور بین 1.2 تا 3.3 ولت، ولتاژ خروجی 1 ولت و جریان خروجی آن بین صفر تا 50 میلی آمپر است. نتایج به دست آمده از شبیه سازی ساختار پیشنهادی در تکنولوژی سی ماس 0.18 میکرومتر نشان می دهد که جریان حالت سکون به ازای تقریبا نیمی از محدوده ولتاژ ورودی، کمتر از 14 میکروآمپر است. همچنین حداقل میزان افت ولتاژ این رگولاتور می تواند به 170 میلی ولت برسد. علاوه بر این، بررسی پایداری فرکانسی سیستم نشان می دهد که در بدترین شرایط میزان حد فاز از 50 درجه کمتر نمی شود. ضریب حذف اثرات ناشی از تغییرات منبع تغذیه نیز در شرایط tt، بین 43- تا 18- دسی بل می باشد. حداقل و حداکثر زمان پاسخ گذرای رگولاتور در شرایط tt و زمانی که ولتاژ ورودی یا جریان بار به صورت ناگهانی تغییر می کنند، به ترتیب 6 و 120 میکروثانیه به دست آمده است.