طراحی، شبیه سازی و بهبود زمان قفل شدن در مدار dll

در این پایان نامه یک مدار حلقه قفل تاخیر با دو لبه سنکرون شونده با سرعت قفل بالا، محدوده فرکانسی وسیع و ولتاژ تغذیه پایین شرح داده شده است که اغلب در پروسه های هم تراز کننده ساعت مورد استفاده قرار می گیرد. در این پروژه، دو معماری تقریبا مشابه پیشنهاد شده است. نتایج شبیه سازی با برنامه hspice بر پایه تکنولوژی های cmos ?m18/0 و ?m13/0 می باشد. معماری پیشنهادی اولیه، حلقه قفل تاخیر با دو لبه سنکرون شونده را بر پایه تکنولوژی ?m18/0 با ولتاژ تغذیهv 8/1 می باشد. بازه فرکانسی این مدار بین mhz750 الی ghz1 است. مدار قفل سریع حلقه قفل تاخیر (ماکزیممns 20) همراه با دو لبه سنکرون شونده با به کارگیری آشکارسازهای فاز-فرکانس با سرعت بالا به دست آمده است. آشکارسازهای فاز-فرکانس پیشنهادی دارای ناحیه مرده کوچکی هستند. همچنین دو پمپ بار تفاضلی به کار گرفته شده اند، زیرا در این مدار انتخاب های مناسب تری می باشند و از مزایای مهم این دو پمپ بار، ارتقاء زمان سوئیچ آن ها توسط سوئیچ های هدایت کننده جریان را می-توان نام برد. مشخصه دیگر این ساختار قابلیت اصلاح مناسب چرخه کار است (9/0%±50). از طرف دیگر، همان طور که می دانیم استفاده از روش دو لبه سنکرون شونده ما را به سوی مصرف بیشتر توان سوق می دهد و متعاقبا باعث افزایش جیتر rms و peak-to-peak را افزایش می دهد که علت این امر استفاده از دو مدار آشکارساز فاز-فرکانس ، دو مدار پمپ بار و دو فیلتر حلقه به جای استفاده از یکی از این هر کدام از این مدار ها است. بنابراین در این پروژه جیتر rms، جیتر peak-to-peak و مصرف توان نیز مورد بررسی قرار گرفت. حداکثر توان مصرفی مدار حلقه قفل تاخیر،mw 4/3 در فرکانسghz 1 است.حداکثر و حداقل جیتر rms به ترتیب ps98/5 وps771/0 و حداکثر و حداقل جیتر peak-to-peak به ترتیب ps08/102 و ps13/18 می باشد. از طرف دیگر، یک مدار تقریبا مشابه نیز در تکنولوژی ?m13/0 به همراه ولتاژ منبع تغذیهv 2/1 شبیه سازی شده است. بازه فرکانسی این مدار نیز بین mhz750 الی ghz1 است. زمان قفل این مدار کمتر از ns60 در تمام بازه فرکانسی ذکر شده است. حداکثر توان مصرفی این مدارmw 1/3 در فرکانسghz 1 است.حداکثر و حداقل جیتر به ترتیب ps5/17 وps5/2 و حداکثر و حداقل جیتر peak-to-peak به ترتیب ps3/125 و ps7/19 می باشد. خطای چرخه کار برای حلقه قفل تاخیر با دو لبه سنکرون شونده پیشنهادی 1%±50 می باشد. نتایج شبیه سازی های صورت گرفته حاکی از آن است که استفاده از روش حلقه های قفل تاخیر با دو لبه سنکرون شونده می تواند بدون ایجاد مشکل در جیتر و یا مصرف توان صورت گیرد. همچنین این نتایج نشان می دهند که نه تنها زمان قفل، بلکه تمامی پارامترهای مهم در حلقه های قفل تاخیر ارتقاء پیدا نمودند. این امر زمانی به وقوع می پیوندد که ساختارهای مداری مناسبی انتخاب شده باشند. در نتیجه، زمانی که نیاز به استفاده از یک حلقه قفل تاخیر با دو لبه سنکرون شونده به جای یک لبه سنکرون شونده داریم، هیچ گونه نگرانی در مورد پارامترهای ذکر شده نخواهیم داشت.