پیاده سازی معماری خودتعمیر برای حافظه های جاسازی شده بر اساس استاندارد آزمون هسته ها

بیشترین تعداد هسته های موجود در سیستم های روی تراشه (soc) را حافظه های جاسازی شده تشکیل می دهند. از این رو بهره دهی این حافظه ها نقش بسزایی در بهره دهی کل soc دارد. پیشرفت مداوم مجتمع سازی در سطح تراشه-ها و در نتیجه افزایش چگالی حافظه های جاسازی شده، امکان بروز نقص در سلول های حافظه را افزایش داده است که این امر به کاهش بهره دهی کل تراشه منجر می گردد. با تعمیر حافظه های جاسازی شده می توان این مشکل را تا حد زیادی برطرف نمود.در صورتی که نقص پدید آمده در حافظه از نوع خطاهای سخت باشد می توان با جایگزین کردن سلول های معیوب با سلول های سالم که به صورت افزونه در کنار حافظه قرار می گیرند عملیات تعمیر را انجام داد. روش های قدیمی تعمیر، بر استفاده از ابزارهای آزمون خودکار (ate) و الگوریتم های خارج از تراشه استوار بودند. اما امروزه تعداد و پیچیدگی هسته های socها افزایش یافته و به علت تعداد زیاد i/oهای هسته های حافظه، دسترسی به همه ی آن ها از طریق i/oهای soc دشوارتر شده است. به منظور حل این مشکل ها که مشاهده پذیری و کنترل-پذیری نامیده می شوند و همچنین به علت نیاز به انجام آزمون و تعمیر با سرعت، روش های گوناگون خود آزمون درون-ساخته (bist) و خود تعمیری درون ساخته (bisr) به حافظه های جاسازی شده اعمال شدند. مدار bist بر اساس استاندارد آزمون هسته ها و با استفاده از الگوریتم های ویژه ، حافظه را می آزماید و آدرس محل های وقوع خطا را آشکار می سازد. تحلیلگر افزونه ی درون ساخته (bira) که یکی از عناصر کلیدی bisr است، اطلاعات خطای ارسال شده از سوی bist را دریافت نموده و بر اساس یک الگوریتم تحلیل، چگونگی تخصیص افزونه ها را تعیین می کند. پس از این مرحله یک پروسه ی پیکربندی مجدد برای غیرفعال سازی سلول های معیوب حافظه انجام می گیرد. الگوریتم های مختلف bira با سه چالش مهم روبرو هستند: سطح اشغالی تراشه، نرخ تعمیر و سرعت تحلیل. در این پایان نامه یک مدار biraی جدید با نرخ تعمیر بهینه با استفاده از زیرتحلیلگرهای موازی طراحی و پیاده سازی شده است. یکی از مشکلات اساسی روش های تحلیل موازی موجود این است که فضای زیادی را از سطح تراشه اشغال می کنند. در روش پیشنهادی تلاش شده است که این ضعف بهبود یابد. مدار طراحی شده نسبت به تحلیلگر موازی r-cresta 50 درصد فضای کمتری از سطح تراشه اشغال می نماید. این برتری با پذیرش هزینه ی حداکثر یک تکرار آزمون به دست آمده است. با این وجود تحلیلگر پیشنهادی همچنان نسبت به تحلیلگرهای esp و intelligentsolvefirst از سرعت بالاتری برخوردار است