طراحی وپیاده سازی واحد محاسبات ومنطقarm به صورت یک سیستم خطاپذیر

هدف اساسی در این پایان نامه، طراحی واحد محاسبات و منطق یک پردازنده به صورت یک سیستم تحمل پذیرخطا می باشد. اولویت اصلی در طراحی سیستم موردنظر، تصحیح خطاهای بیشتر می باشد. برای تصحیح خطا در سیستم،مدلی ارائه شد. مدل ارائه شده به این صورت است که قسمتی که در آن خطا اتفاق افتاده شناسایی شده، وظیفه این قسمت از مدار به قسمت دیگری از مدار محول می شود. در این روش، سیستم با بهره گیری از واحد تشخیص خطا، خطا را تشخیص داده، بلوک انتقال خطا، خطا را به واحد کنترلی بلوک بعدی انتقال داده و واحد کنترلی، ورودی بلوک معیوب را به بلوک بعدی خود انتقال می دهد و عمل تصحیح در بلوک جدید صورت می گیرد. این عمل با استفاده از مالتی پلکسر صورت می گیرد و ورودی های بلوک ماقبل به بلوک بعدی انتقال می یابند. در این پایان نامه روش مذکور برای تصحیح دو خطا مورد بررسی قرار گرفته است. در صورتی که خطای اول روی دهد، ورودی بلوک خطادار به بلوک بعدی انتقال می یابد. در صورتی که دو خطا پشت سرهم روی دهد، ورودی های دو بلوک اول و دوم به بلوک سوم انتقال می یابند و تصحیح می-گردند. با استفاده از این روش خطاهای ایجاد شده قابل تشخیص و تصحیح می باشد. سیستم توانایی تصحیح دو خطا در هر سه بلوک را دارست. این مدل برای واحد محاسبات و منطق که عملیات محاسباتی، منطقی و شیفت را اجرا می کند، پیاده سازی شد. خروجی عملیات جمع و عملیات ضرب با این روش تحمل پذیر خطا شدند. عملگرهای منطقی نیز با استفاده از عملیات جمع تحمل پذیر خطا شدند. صحت این روش با بهره گیری از نرم افزار orcad مورد تائید قرار گرفت.