طراحی و شبیه سازی تقسیم کننده فرکانسی cmos با ولتاژ تغذیه کم و مصرف توان پایین برای حلقه قفل فاز
پایان نامه
- وزارت علوم، تحقیقات و فناوری - دانشگاه گیلان - دانشکده فنی و مهندسی
- نویسنده اعظم صدیقی حسن کیاده
- استاد راهنما ماهرخ مقصودی علیرضا صابرکاری
- تعداد صفحات: ۱۵ صفحه ی اول
- سال انتشار 1389
چکیده
در این پایان نامه یک تقسیم کننده فرکانسی قفل شونده با تزریق با مصرف توان پایین و قابلیت کار در ولتاژ تغذیه کم ارائه شده است که در فرایند cmos با تکنولوژی ?m 0.18 tsmc و با استفاده از نرم افزار ads شبیه سازی شده است. تقسیم کننده فرکانسی شامل دو بخش اصلی نوسان ساز کنترل شونده با ولتاژ و منبع تزریق سیگنال خارجی است. اندازه-گیری ها نشان می دهد که مدار در ولتاژ تغذیه v 1.3 توان mw 3.9 را مصرف می کند و نویز فاز آن در فرکانس آفست mhz 1 برابر با dbc/hz 123.3- می باشد. محدوده قفل تقسیم کننده ghz 5.48 از ghz 12.66 تا ghz 18.14 است. تقسیم کننده فرکانسی طراحی شده از یک نوسان ساز زوج متقاطع با تانک lc که دارای دو سلف مارپیچی مربعی است تشکیل شده است. منبع ولتاژ سینوسی از طریق گیت ترانزیستورهای منبع جریان به نوسان ساز تزریق شده است. برای کاهش نویز فاز از فیلتر نویز lc در گره مشترک بین ترانزیستورهای زوج متقاطع و منبع جریان ورودی استفاده شده است. مدار طراحی شده به دلیل مصرف توان کم، ولتاژ تغذیه پایین و محدوده قفل گسترده برای کاربرد در سنتز کننده های فرکانسی فرکانس های بالا مناسب می باشد.
منابع مشابه
طراحی واحد تأخیر CMOS برای افزایش محدوده دینامیکی و خطینگی بالا برای کاربردهای ولتاژ پایین و توان پایین
در طراحی مدارهای مجتمع آنالوگ همواره طراحی و پیاده سازی یک واحد تأخیر مناسب برای کاربردهای دیجیتال و آنالوگ به عنوان یک چالش مطرح بوده است. این مدار کوچک نقش قابل توجهی در کارآیی سیستمهای مختلف و بخصوص سیستمهای دیجیتال ایفا می‌نماید. از آنجا که در تکنولوژی‌های زیر میکرون که توان مصرفی و کاهش ولتاژ به عنوان یک ضرورت احساس می‌شود، دست یابی به یک واحد تأخیر با خطینگی مناسب به عنوان مشکل بزرگی در ...
متن کاملطراحی PLL دو حلقه ای مبتنی بر آشکارسازی فاز پنجره‌ای با سرعت قفل بالا، توان مصرفی و اسپور مرجع پایین
In this paper, a dual loop PLL with short locking time, low power consumption and low reference spur is presented. The output frequency and reference frequency of the designed circuit are 3.2 GHz and 50 MHz, respectively, aimed to WiMAX applications. In the proposed circuit in locked state, some parts of the circuit could be powered off, to reduce overall power consumption. Phase detection in t...
متن کاملطراحی ضرب کننده فرکانسی بر اساس حلقه قفل شده تاخیر دیجیتالی و با سرعت بالا
Lock and settling times are two parameters which are of high importance in design of DLL-based frequency multipliers. A new architecture for DLL-based frequency multipliers in digital domain is designed in this paper. In the proposed architecture instead of using charge pump, phase frequency detector and loop filter a digital signal processor is used. Gradient algorithm is used in the proposed ...
متن کاملطراحی و شبیه سازی یک نوسانساز کنترل شونده با ولتاژ ، با نویز فاز کم و مصرف توان پایین در تکنولوژی cmos برای کاربرد های باند ism
نوسان ساز از بخش های مهم مدار های rf بوده که در فرستنده-گیرنده، هم در مسیر ارسال و هم دریافت سیگنال کاربرد زیادی دارد. اگر بتوان فرکانس خروجی نوسان ساز را با ولتاژ تغییر داد به آن نوسان ساز، کنترل شونده با ولتاژ (vco) می گویند. از جمله پارامتر های مهم هر نوسان سازی نویز فاز و توان تلفاتی است. نویز فاز در یک نوسان ساز می تواند روی دقت مدولاسیون تأثیر منفی گذاشته و باعث رشد طیفی و در نتیجه تجاوز ...
15 صفحه اولطراحی واحد تأخیر cmos برای افزایش محدوده دینامیکی و خطینگی بالا برای کاربردهای ولتاژ پایین و توان پایین
در طراحی مدارهای مجتمع آنالوگ همواره طراحی و پیاده سازی یک واحد تأخیر مناسب برای کاربردهای دیجیتال و آنالوگ به عنوان یک چالش مطرح بوده است. این مدار کوچک نقش قابل توجهی در کارآیی سیستم های مختلف و بخصوص سیستمهای دیجیتال ایفا می نماید. از آنجا که در تکنولوژی های زیر میکرون که توان مصرفی و کاهش ولتاژ به عنوان یک ضرورت احساس می شود، دست یابی به یک واحد تأخیر با خطینگی مناسب به عنوان مشکل بزرگی در ...
متن کاملطراحی یک حلقه ی قفل فاز تمام دیجیتال کم مصرف با محدوده ی فرکانسی گسترده
یکی از چالش برانگیزترین و حساس ترین بلوک ها در بین انواع مختلف بلوک های سازنده ی یک فرستنده-گیرنده، بلوک سنتزکننده ی فرکانس می باشد. این بلوک به صورت عمده مبتنی بر ساختار حلقه های قفل فاز پیاده سازی می شوند. از این رو به دلیل داشتن مشخصات بهتر مدارات دیجیتال نسبت به آنالوگ از جمله سرعت بالا، مصرف توان و مساحت کم، پیاده سازی این سیستم ها در حوزه ی دیجیتال از اهمیت زیادی برخوردار است. در این پ...
15 صفحه اولمنابع من
با ذخیره ی این منبع در منابع من، دسترسی به آن را برای استفاده های بعدی آسان تر کنید
ذخیره در منابع من قبلا به منابع من ذحیره شده{@ msg_add @}
نوع سند: پایان نامه
وزارت علوم، تحقیقات و فناوری - دانشگاه گیلان - دانشکده فنی و مهندسی
میزبانی شده توسط پلتفرم ابری doprax.com
copyright © 2015-2023