طراحی یک الگوریتم مرتب سازی مناسب برای پیاده سازی سخت افزاری با مساحت بهینه

رشد فزاینده حجم داده های موجود در پایگاه های اطلاعاتی, نیاز به ساختارهای قدرتمند برای انجام پردازشهای مختلف بر روی اطلاعات ذخیره شونده را بیش از پیش مطرح نموده است. یکی از نیازهای مبرم و پایه ای در بسیاری از کاربردهای پردازش اطلاعات از جمله فشرده سازی, توانایی مرتب سازی سریع داده می باشد. در این پروژه ما به ارائه یک هسته مرتب ساز داده می پردازیم که بر پایه یک روش و معماری نوین قادر است با سرعت بالا تعداد زیادی داده را مرتب نماید. این معماری بر پایه ثبات های چرخشی بنا شده است و به دلیل سادگی عملیات کنترلی, برای پیاده سازی سخت افزاری بسیار مناسب است. همچنین این روش دارای انعطاف پذیری بالا بوده و قابل استفاده در پیکربندی های مختلف برای دستیابی به حداکثر سرعت یا حداقل منابع, مورد استفاده می باشد. این مرتب ساز می تواند برای انجام عمل مرتب سازی رشته ورودی در تبدیل bwt که اخیرا به دلیل تاثیر آن در فشرده سازی بسیار مورد توجه قرار گرفته است, مورد استفاده قرار گیرد. نتایج پیاده سازی روی fpga آورده شده است و پس از مقایسه این نتایج با سایرین مشخص شده است که به لحاظ مساحت بهبود قابل توجهی حاصل شده است.