در این پایان نامه یک مدار حلقه قفل تاخیر با دو لبه سنکرون شونده با سرعت قفل بالا، محدوده فرکانسی وسیع و ولتاژ تغذیه پایین شرح داده شده است که اغلب در پروسه های هم تراز کننده ساعت مورد استفاده قرار می گیرد. در این پروژه، دو معماری تقریبا مشابه پیشنهاد شده است. نتایج شبیه سازی با برنامه hspice بر پایه تکنولوژی های cmos ?m18/0 و ?m13/0 می باشد. معماری پیشنهادی اولیه، حلقه قفل تاخیر با دو لبه سنکر...

روش های حلقه قفل فاز در سال های اخیر به عنوان روشی موفق در تشخیص فاز و سنکرون سازی شبکه شناخته شده اند. از مهمترین برتری های این روش ها می توان به سادگی پیاده سازی، عملکرد سریع، سهل و مطمئن آنها اشاره کرد. امروزه با افزایش رشد چشمگیر منابع تولید انرژی های نو و پراکنده، سنکرون سازی در شبکه و عملکرد صحیح مبدل های تکفاز متصل به شبکه و یا فیلترهای پسیو شبکه و ... مستلزم تشخیص صحیح زاویه ی فاز مولفه...

طراحی یک تقسیم کننده فرکانسی کسری پیوسته موضوع این پایان نامه می باشد. تقسیم کننده های کسری به عنوان مهترین بلوک در سینتی سایزرهای مبتنی بر pll تعریف می شوند. دراین پایان نامه برای پیاده سازی تقسیم کننده فرکانسی کسری روش جدیدی معرفی شده که باعث کاهش جیتر سیستم شده است. این تقسیم کننده فرکانسی که در پروسه 0.35µm استاندارد cmos طراحی شده، با پالس ورودی دارای فرکانس 833mhz کار می کند و نسبت تقسیم ...

و چکیده: اسیلاتورهای کنترل ،(adpll) یکی از مهمترین بلوک های حلقه قفل شونده فاز تمام دیجیتال است و همچنین رنج adpll منبع اصلی توان و جیتر در dco . هستند (dco) شونده دیجیتال با توان dco را تعیین می کند. بنابراین طراحی یک adpll فرکانسی آن مستقیما رنج فرکانسی کاهش دهد. adpll پایین و دقت بالا می تواند توان و جیتر را به شدت در ها برای داشتن دقت بالا و رنج فرکانسی گسترده به طور همزمان از ساختار ...

حلقه قفل شده در فاز (pll)، به طور گسترده در سنکرون سازی مبدل ها و منابع استفاده می شود. عملکرد pll تکفاز در شرایط ایده آل، بسیار سریع و مناسب بوده، اما در شرایط هارمونیکی بودن ولتاژ شبکه به شدت افت می یابد. در این پایان نامه ساختارهای معروف و پرکاربرد pll تکفاز معرفی گردیده و تاثیر هارمونیکی بودن ولتاژ شبکه بر عملکرد آن بررسی می شود. در ادامه برای حذف اعوجاج های ناشی از هارمونیک ها و با هدف بهب...

هدف اصلی این پایان نامه طراحی و شبیه سازی نوسان ساز کنترل شده با ولتاژ تزریقی قفل شده می باشد. شبیه سازی توسط نرم افزارhspice rf انجام پذیرفته است. در این کار تحقیقی چندین مدار نوسان ساز کنترل شده با ولتاژ معرفی شده است. با استفاده از روش قفل شدگی تزریقی پارامترهای این نوسان سازها بهبود یافت. در طراحی این مدارها روش های مختلفی برای کاهش نویز فاز، کاهش توان مصرفی و بالا بردن محدوده تنظیم فرکانس ...

چکیده: برای داشتن نرخ داده­ با پهنای­باند وسیع بین قطعات الکترونیکی نیاز به استفاده از تکنولوژی پیشرفتۀ مدیریت کلاک مانند حلقۀ قفل تأخیر (dll )می­باشد. با استفاده از dll می­توان هم­زمانی دقیقی بین سیگنال­های کلاک داخلی و خارجی ایجاد کرد. در این مقاله، یک dll مناسب برای سیستم های واسطۀ سرعت بالا در حافظه ها و i/oها با استفاد از ترکیب مدارهای دیجیتال و آنالوگ، طراحی و سپس با استفاده از نرم­افزار ...

حلقه های قفل تأخیر به طور گسترده در سیستم های مجتمع مورد استفاده قرار می گیرند. حلقه قفل تأخیر یک سیستم حلقه بسته ساده است که قادر است سیگنال کلاکی که رابطه ی فاز دقیقی با کلاک مرجع دارد را تولید کند. با توجه به اینکه سیستم حلقه بسته است، این رابطه ی فاز بین کلاک ورودی و خروجی، فرایند پروسه و دما را دنبال می کند. دقت رابطه ی فاز بین کلاک ورودی و خروجی به پارامترهای طراحی dll، مشخصه های عدم تطاب...

با توجه به گسترش سریع تکنولوژی فرا پهن باند، نیاز به مدارهای فرستنده/گیرنده مجتمع با توان و نویز کم روز به روز در حال افزایش است. یکی از بلوک های اساسی در این مدار ها سینتی سایزر فرکانسی است که باید برای کاربردهای فرا پهن باند بهینه شود. هدف اصلی این پایان نامه آنالیز و طراحی سینتی سایزر فرکانسی فرا پهن باند بر پایه حلقه قفل فاز می باشد. قسمت های مختلف حلقه قفل فاز شامل مقسم فرکانسی، نوسان ساز ...

مدار های pll با نقش دنبال کننده فرکانس یک بلوک مهم در فرستنده-گیرنده ها هستند و در مدار های مجتمع با نقش تولید کلاک محلی، کلاک مناسب را برای بلوک های ترتیبی ارائه می دهند. یک pll باید توان پایینی مصرف کند، در عین حال نویز فاز بسیار پایینی داشته باشد و در مقابل نویز تغذیه و نویز محیط، پایدار باشد. طراحی pll های آنالوگ در مدار مجتمع cmos مشکل است. از اینرو adpll ها با مزیت های زیادی که نسبت به pl...