در این پایان نامه، سنتز کننده فرکانسی از نوع حلقه قفل فاز کسری-n با فرکانس خروجی ghz 4/2 تا ghz 5/2 در نرم افزارهای متلب و ads طراحی و شبیه سازی شده است. فرکانس مرجع برابر با mhz20 انتخاب شده و برای ایجاد عدد کسری از مدولاتور دلتا-سیگما دیجیتال hk-mash 1-1-1 با تعداد 19 بیت استفاده شده است که در این صورت دقت فرکانسی برابر با hz 38 برای pll حاصل می شود. برای پوشش باند فرکانسی مطلوب با در نظر گیری فرکانس مرجع مورد استفاده برای طراحی، تقسیم کننده فرکانسی بایستی بتواند از عدد 122 تا 125 را تقسیم نماید ولی از طرفی به دلیل استفاده از مدولاتور دلتا-سیگما دیجیتال و با در نظر گرفتن اینکه خروجی مدولاتور دلتا سیگما از 3- تا 4 تغییر می کند می توان نتیجه گرفت که تقسیم کننده بایستی بتواند از عدد 119 تا 129 را تقسیم نماید. در این پایان نامه از تقسیم کننده فرکانسی چند ضریبی استفاده شد که می تواند از 112 تا 143 را تقسیم کند. در پیاده سازی مداری بلوک تقسیم کننده از آنجا که فرکانس ورودی دو طبقه اول آن از ماکزیمم فرکانس قابل طراحی در منطق سی ماس بیشتر می باشد لذا دو بلوک اول تقسیم کننده در منطق cml طراحی شد که با طراحی بهینه آن مقدار توان مصرفی برای دو بلوک اول تقسیم کننده برابر mw 729/3 به دست آمد. در این پایان نامه بهره vco برابر mhz/v236 و جریان پمپ بار برابر با ?a 6/0 و پهنای باند pll برابر khz60 انتخاب شد. شبیه سازی سیمیولینک نشان داد که اولاً pll قفل می کند و ثانیاً زمان راه اندازی اولیه آن برابر با ?s160 می باشد که به ازای پله فرکانسی برابر mhz100 زمان قفل برابر ?s 34 به دست می آید. مقدار نویز فاز خروجی pll در آفست های فرکانسی mhz1 و mhz 2 به ترتیب برابر با dbc/hz 46/104- و dbc/hz 87/112- می باشد که فقط ناشی از نویز کوانتیزاسیون مدولاتور دلتا-سیگما می باشد. در نهایت برای بررسی صحت عملکرد مدولاتور دلتا-سیگما دیجیتال hk-mash 1-1-1 این مدولاتور روی تراشه fpga به نام xilinx spartan iii xc3s400 پیاده سازی شد و برای مشاهده طیف خروجی آن در spectrum analyzer از مبدل دیجیتال به آنالوگ به شماره آی سی ad7305 استفاده شد.