یکی از چالش برانگیزترین و حساس ترین بلوک ها در بین انواع مختلف بلوک های سازنده ی یک فرستنده-گیرنده، بلوک سنتزکننده ی فرکانس می باشد. این بلوک به صورت عمده مبتنی بر ساختار حلقه های قفل فاز پیاده سازی می شوند. از این رو به دلیل داشتن مشخصات بهتر مدارات دیجیتال نسبت به آنالوگ از جمله سرعت بالا، مصرف توان و مساحت کم، پیاده سازی این سیستم ها در حوزه ی دیجیتال از اهمیت زیادی برخوردار است. در این پایان نامه تحقیقات را با هدف طراحی یک حلقه ی قفل فاز تمام دیجیتال (adpll) با نویز فاز پایین و محدوده ی فرکانسی گسترده آغاز نمودیم. در این ساختار برخلاف اکثر ساختارهای متداول برای dco، به دلیل مشکلات مربوط به اندازه ی مورد نیاز برای خازن های متغیر، از یک ساختار جدید که شامل یک مبدل دیجیتال به آنالوگ دلتا سیگما و یک اسیلاتور کنترل شونده با ولتاژ می باشد استفاده شده است. همچنین از یک فیلتر دیجیتال iir سری با فیلتر حلقه در ساختار adpll استفاده شده است، که نویز خارج از باند را به طور قابل توجهی کاهش می دهد. فرکانس کاری مدار برابر با 1710 تا 1880 مگاهرتز برای کاربرد gsm-1800 می باشد. این حلقه ی قفل فاز تمام دیجیتال با نرم افزارهای matlab و ads طراحی و شبیه سازی شده است. شبیه سازی های مربوط به نرم افزار ads، در قسمت ptolemy و به صورت cosimulation سیستم دیجیتال با قسمت analog/rf و تکنولوژی 0.18µm cmos انجام شده است. نویز فاز dco طراحی شده، -115dbc/hz در آفست فرکانسی 500khz و نویز فاز کلی سیستم adpll، -95 dbc تا فرکانس آفست 1mhz و -120 dbc/hz در آفست فرکانسی 2 mhz به دست آمده است. رزولوشن فرکانسی به دست آمده برای dco، بسیار کمتر از 1khz می باشد، که مقدار قابل قبولی برای کاربردهای gsm است