حلقه های قفل تأخیر به طور گسترده در سیستم های مجتمع مورد استفاده قرار می گیرند. حلقه قفل تأخیر یک سیستم حلقه بسته ساده است که قادر است سیگنال کلاکی که رابطه ی فاز دقیقی با کلاک مرجع دارد را تولید کند. با توجه به اینکه سیستم حلقه بسته است، این رابطه ی فاز بین کلاک ورودی و خروجی، فرایند پروسه و دما را دنبال می کند. دقت رابطه ی فاز بین کلاک ورودی و خروجی به پارامترهای طراحی dll، مشخصه های عدم تطابق در فرایند ساخت و منابع نویز قطعی مانند نویز منابع مستقل، وابسته است. کیفیت کلاک تولید شده به نوعی تعیین کننده ی کارایی کل سیستم می-باشد. با توجه به مجتمع سازی ساده تر مدارهای دیجیتال و سرعت قفل شدن بیشتر dll های دیجیتال، استفاده از dll های دیجیتالی گسترش پیدا کرده است. هدف از انجام این پروژه طراحی و شبیه سازی یک حلقه قفل تأخیر دیجیتال است که از لحاظ عملکرد جیتر نسبت به کارهای گذشته بهتر باشد و در فرکانسی حدود 1ghz کار کند. یکی از پارامترهای طراحی رزولوشن خط تأخیر است که باید تا حد ممکن کوچک باشد که برای dll مورد نظر در حد 10ps کافی است. پارامتر دیگری که در طراحی لحاظ می شود این است که جیتر کل مدار کمتر از 30ps باشد. یکی دیگر از محدودیت های طراحی زمان قفل شدن است که باید کمتر از 15 سیکل باشد. در طراحی انجام شده سعی شده است که سیستم تا حد ممکن ساده باشد و از مدارهای اضافی پرهیز شود. در این پروژه با بررسی ساختارهای مختلف خط تأخیر، خط تأخیری طراحی شده است که علاوه بر اینکه هر دو لبه را تأخیر می دهد و دوره ی کارکرد سیگنال را نیز کم نمی کند، در بازه ی نسبتا وسیعی عملکرد تقریبا خطی دارد. این خط تأخیر از دو خط تأخیر ظریف و خط تأخیر درشت تشکیل شده است. یک ساختار جدید برای خط تأخیر ظریف پیشنهاد شده است که عملکرد تقریبا خطی دارد و با استفاده از ترکیب خط تأخیر درشت و خط تأخیر ظریف، خط تأخیری با محدوده ی تأخیر وسیع طراحی شده است. یک مدار کنترلی جدید نیز پیشنهاد شده است که علاوه بر اینکه سرعت قفل شدن خوبی دارد و مشکل از دست دادن چند کلاک ورودی را از بین برده است، باعث بهبود عملکرد جیتر مدار می شود. در این پروژه یک حلقه قفل تأخیر دیجیتال باند پهن طراحی و سپس با استفاده از نرم افزارهای ads 2009 با تکنولوژی tsmc cmos 0.18um ، نرم افزار matlab simulink و نرم افزار xilinx ise شبیه سازی شده است.