با توسعه تکنولوژی در رنج بسیار زیر مایکرون، تاخیر گیت های درون تراشه به تدریج کمتر می شود که بیانگر افزایش فرکانس کار این تراشه ها است. کاهش تاخیر گیت ها در کنار افزایش سیم‏های ارتباطی باعث می شود که نسبت تاخیر گیت ها به تاخیر خطوط ارتباطی آنها به شدت کاهش یافته و به کمتر از یک برسد که نشان دهنده اهمیت سیم ها در محدود کردن سرعت تراشه ها است. از طرف دیگر سیم ها و مدارات فرستنده و گیرنده مربوط به آنها تاثیر زیادی در افزایش انرژی مصرفی مدارات مجتمع دارند به طوری که سیم ها و شبکه کلاک در حدود 40% تا 50% از کل انرژی مصرفی تراشه ها را به خود اختصای می دهند که این موضوع اهمیت سیم ها را در کارایی تراشه-ها بیش از بیش آشکار می سازد. در این بایان نامه ابتدا مدهای مختلف انتقال سیگنال در مدارات cmos مورد بررسی قرار گرفته است و سپس مزایا و معایب هر کدام ذکر شده است. همچنین به طور مختصر، انواع مختلف تکنیک های بافرگذاری و سپس تکنیک های کاهش سوئینگ سیگنال بر روی سیم مورد بررسی قرار گرفته است که از روش های موثر برای کاهش توان مصرفی سیم‏های بلند و افزایش کارایی آنها می باشد. در ادامه یک مدار تک سر و دو مدار تفاضلی پیشنهاد شده است که از سیگنالینگ مد جریان برای کاهش سوئینگ سیگنال بر روی خط و در نتیجه کاهش توان دینامیکی مصرفی سیم استفاده کرده اند. این مدارات در گوشه های پروسس مختلف، دماهای مختلف و ولتاژهای تغذیه متفاوت با دیگر مدارات تک سر و تفاضلی مقایسه شده اند. تلاش شده است در مدار تک سر پیشنهادی بدون کاهش تاخیر، توان مصرفی کاهش یابد. نتایج نشان دهنده آن است که بهبود توان مصرفی در مدار تک سر پیشنهادی به طور متوسط در حدود 30% است. در مدارات تفاضلی ضمن کاهش سوئینگ سیگنال بر روی خط و در نتیجه کاهش توان مصرفی، بهبود قابل ملاحظه ای در تاخیر وجود دارد. در گوشه پروسس tt مدارات تفاضلی پیشنهادی 1 و 2 به طور متوسط، به ترتیب 20% و 25% بهبود توان و 21% و 23% بهبود تاخیر نسبت به دیگر مدارات تفاضلی مورد مقایسه دارند.

مطالعه نانولوله های کربنی نیازمند مدل هایی است که بتوان رفتار آن ها را به عنوان اتصالات میانی مدل سازی نمود. مدل سازی نانولوله های کربنی تک جداره اساس مدل سازی نانو لوله های کربنی چندجداره می باشد. روش مدل سازی نانولوله های کربنی چندجداره بر اساس نانولوله های کربنی تک جداره به این ترتیب است که برای هر پوسته ی یک نانولوله کربنی چندجداره یک مدار معادل مشابه با نانولوله کربنی تک جداره تخصیص داده می شود و اثر تعداد کانال-های هدایت متفاوت باید در مدار معادل هر پوسته در نظر گرفته شود. توسعه و طراحی تکنولوژی اتصالات میانی نانولوله های کربنی نیازمند ابزارهای شبیه سازی بوده که بتوان با آن ها یکپارچگی سیگنال، تاخیر انتشار، نویز همشنوایی و دیگر پارامتر های لا زم ترکیبات پیچیده نانولوله های کربنی تک-جداره و چندجداره و دسته های آن ها را پیش بینی کرد و آن ها را با اتصالات میانی متداول مسی مقایسه کرد. همچنین به دلیل پیچیدگی نانولوله های کربنی چندجداره و افزایش آن با تعداد پوسته ها، مدار معادلی برای دسته آن ها ارائه نشده و تاخیر و اثرات نویز هم شنوایی نیز در دسته نانولوله های کربنی چندجداره قابل بررسی و توجه است. مشکل اساسی شبیه سازی مدل های مداری نانولوله های کربنی چندجداره با استفاده از نرم افزار hspice، زمان و حجم محاسباتی زیاد است. همچنین مشکل عمده ی تحلیل های حوزه فرکانس برای نانولوله های کربنی چندجداره لزوم انجام عکس تبدیل فوریه برای رسیدن به پاسخ حوزه زمان و محاسبه ی تاخیر است. ما در این تحقیق با استفاده از یک مدل مداری مرجع برای نانولوله های کربنی چندجداره، تحلیل جدیدی برای مقاومت معادل یک نانولوله کربنی چندجداره انجام می دهیم. سپس بر اساس آن یک مدل rlc فشرده برای نانولوله های کربنی چندجداره و همچنین دسته نانولوله های کربنی چندجداره ارائه خواهیم نمود. با استفاده از مدل rlc فشرده مذکور، یک مدل rc فشرده نیز برای نانولوله ها و دسته نانولوله های کربنی چندجداره در سطح اتصالات میانی سراسری ارائه خواهیم کرد. با استفاده از این مدل rc فشرده و همچنین رابطه ی تاخیر انتشار elmore، یک رابطه ی بسته ی ساده برای تاخیر انتشار 50 درصد اتصالات میانی نانولوله ها و دسته نانولوله ها ارائه می کنیم. با استفاده از مدل های rlc فشرده نانولوله های کربنی چندجداره و دسته نانولوله های کربنی چندجداره، مدل-های rlc فشرده ای را برای نانولوله های کربنی چندجداره و دسته آن ها که دارای تزویج خازنی می باشند، ارائه می-کنیم. همچنین با استفاده از مدل های rc فشرده ارائه شده، مدل های rc فشرده ای را نیز برای نانولوله ها و دسته نانولوله های کربنی چندجداره که در سطح اتصالات میانی سراسری دارای تزویج خازنی هستند، ارائه خواهیم کرد. مقایسه نتایج شبیه سازی مدل های rlc و rc فشرده با مدل مرجع میزان خطای قابل قبولی را نشان می دهد در حالی که این مدل ها نیاز به حجم محاسباتی خیلی کمتر و سرعت بسیار بیشری نسبت به مدل مرجع دارند.

تراشه های fpga المان های نیمه هادی هستند که بعد از تولید یا طراحی قابلیت تغییر در پیکربندی را دارند. آن ها می توانند هر تابع منطقی را که asic ها پیاده سازی می کنند، اجرا کنند. از جمله چالش های مطرح در طراحی معماری fpga ها افزون بودن توان مصرفی، تاخیر و سطح اشغالی تراشه در آن ها نسبت به asic ها می باشد. در این پایان نامه ما ابتدا به ارائه دیدی کلی از fpga ها خواهیم پرداخت. سپس به انواع معماری های رایج fpga ها اشاره خواهیم نمود. در این مقطع تاکید ما بیشتر بر انواع معماری های مسیریابی fpga ها خواهد بود. زیرا همان طور که بعدا به تفصیل شرح داده خواهد شد منابع مسیریابی بزرگترین عامل در اتلاف توان و ایجاد تاخیر و سطح اشغالی در fpga ها به شمار می آیند. همچنین مروری اجمالی بر روش های پیشنهادی جهت بهبود کارایی منابع مسیریابی در fpga ها خواهیم داشت و روش های ارائه شده در این راستا از جمله روش بافرگذاری را معرفی و شرح خواهیم داد. در ادامه، به بررسی جامع اثر بخش بندی سیمی در کارایی fpga ها خواهیم پرداخت و سرانجام تکنیکی برای ارتقاء کارایی fpga ها با تکیه بر بهینه سازی بخش بندی های سیمی ارائه خواهیم نمود. با پیاده سازی ساختار پیشنهادی در تکنولوژی 32 نانومتر توان مصرفی 42%، سطح اشغالی تراشه 20%، مینیمم عرض کانال 27%، حاصل ضرب توان مصرفی- تاخیر 39% و حاصل ضرب توان مصرفی- تاخیر- سطح اشغالی 53% هر کدام کاهش یافتند. در بخش دیگری از تحقیقات، برای کاهش تاخیر در اتصالات میانی fpga ها از پیاده سازی روش بافرگذاری استفاده می کنیم. با پیاده سازی روش بهینه سازی پیشنهادی تاخیر ناشی از منابع مسیریابی در fpga ها در تکنولوژی 45 نانومتر حدود 20% بهبود می یابد.

در تعداد زیادی از چیپ های vlsi، توان مصرفی سیستم کلاکینگ شامل شبکه ی توزیع کلاک و فلیپ فلاپ ها می‏ شود که غالباً قسمت بزرگی از کل توان مصرفی یک چیپ می باشند. در این پایان نامه به طراحی فلیپ فلاپ های جدید با توان مصرفی کم و کارایی بالا پرداخته شده است. در فصل اول ضرورت و انگیزه ی این کار بیان شده است. در فصل دوم مهم ترین فلیپ فلاپ های دیگران شرح داده شده است. در فصل سوم اولین فلیپ فلاپ پیشنهادی ارائه و با جدیدترین و مهم ترین فلیپ فلاپ ها مقایسه شده است و مشاهده شد که در تکنولوژی 65nm فلیپ فلاپ پیشنهادی در فعالیت دیتای 50% به طور میانگین نسبت به دیگر فلیپ فلاپ های مورد مقایسه، 19% کاهش توان مصرفی و 32% کاهش تأخیر دارد. در فصل چهارم دومین فلیپ فلاپ پیشنهادی طراحی و تکنیک گیت کردن کلاک در آن استفاده شده است. فلیپ فلاپ پیشنهادی دوم در تکنولوژی 32nm شبیه سازی شده است و در فعالیت دیتای 50% به طور میانگین میزان درصد کاهش توان مصرفی و تأخیر به ترتیب برابر با 18% و 6% بود. در فصل پنجم معرفی و تحلیل سومین فلیپ فلاپ پیشنهادی آورده شده است. این فلیپ فلاپ تنها از 14 عدد ترانزیستور تشکیل شده است و در تکنولوژی 65nm به طور میانگین در فعالیت دیتای 50%، 19% صرفه جویی در مصرف توان و 10% کاهش تأخیر نسبت به دیگر فلیپ فلاپ ها دارد. هر سه فلیپ فلاپ پیشنهادی نیز نسبت به دیگر فلیپ فلاپ ها توان نشتی کمتری دارند.

سرعت تراشه های vlsi توسط تاخیر سیگنال در خطوط اتصالات میانی به شدت محدود می شود. بررسی ساده نشان می دهد که بهبود اساسی سرعت امکان پذیر می شود وقتی که از روش سیگنال رسانی مد جریان بجای سیگنال رسانی مد ولتاژ رایج استفاده کنیم. ویژگی این روش این است که از مدارات مد جریان با مقاومت کم برای کاهش حیرت آور سطح امپدانس و نوسان ولتاز روی اتصالات میانی استفاده می شود. این امر به کم شدن تاخیر و توان در مدارات منجر می شود. برای افزایش سرعت مدارات و کاهش توان آنها ، شاخص انرژی × تأخیر بعنوان معیار در نظر گرفته می شود. در این کار دو طرح ارائه می شود که اولی برای کاهش توان استاتیک در مدار گیرنده و دومی کاهش نوسان ولتاژ روی اتصال میانی می باشد. نتایج نشان می دهد که تکنیک های جدید شاخص انرژی × تأخیر را در مقایسه با سیگنال رسانی مد جریان رایج کاهش می دهند.

روند پیشرفت تکنولوژی های ساخت مدارات مجتمع همواره در مسیر پیچیده تر شدن مدارها و افزایش توان محاسباتی در آن ها بوده است. این امر سبب شده است مدارهای ساخته شده چگالی بالاتری داشته باشند. اولین مشکلی که تعداد بالای ترانزیستور بوجود می آورد توان مصرفی بالاست. از این رو اعمال روش هایی برای کاهش و کنترل توان مصرفی در مرحله طراحی و بعد از آن مهمترین مسائل پیش روست. این پایان نامه با بررسی عوامل موثر بر توان مصرفی و مورد تحلیل قرار دادن راهکارهای موجود، به معرفی مدار نظارت و کنترلی جدیدی جهت کاهش توان مصرفی در حالت فعّال و غیر فعّال مدارات خواهد پرداخت. در مدار پیشنهادی ارائه شده، برای حالت غیر فعّال با استفاده از تکنیک بایاس بدنه پویا و اعمال بایاس معکوس به بدنه ترانزیستورها، کاهش جریان نشتی و کاهش چشمگیر توان مصرفی را خواهیم داشت. در حالت فعّال از تکنیک کاهش ولتاژ تغذیه و بایاس بدنه پویا بهره گرفته شده است. در این حالت توان مصرفی مدار، با نظارت هم زمان سرعت، کاهش خواهد یافت. مدار پیشنهاد شده علاوه بر تأثیر قابل ملاحظه بر توان مصرفی مدارات، توان مصرفی افزوده بسیار پایینی را به آن ها اعمال خواهد کرد.

مبدل های آنالوگ به دیجیتال دلتا-سیگما یکی از بلوک های سازنده و مهم در کاربردهای صوتی است. در مبدل های آنالوگ به دیجیتال، نسبت سیگنال به نویز و تعداد بیت موثر در خروجی از مهمترین پارامترهای تعیین کننده عملکرد مبدل هستند. مبدل های دلتا-سیگما با استفاده از دو تکنیک بیش نمونه برداری و شکل دادن نویز، نسبت سیگنال به نویز بالایی به دست می دهند و برای تکنولوژی جدید مناسب می باشند. یکی دیگر از راه های افزایش نسبت سیگنال به نویز در مبدل های آنالوگ به دیجیتال، مقیاس گذاری ضرایب دلتا-سیگما می باشد. از طرفی ضرایب مدولاتور به شدت به همدیگر وابسته هستند و تغییر ناچیز در یکی از ضرایب ممکن است باعث عملکرد اشتباه مدولاتور شود. در نتیجه ضرایب مدولاتور اهمیت زیادی دارد و باید تمامی ضرایب همزمان با هم و توسط الگوریتم های بهینه سازی مقیاس گذاری شوند. بدین منظور، در این پایان نامه، به شبیه سازی چند مدولاتور و بهینه سازی ضرایب با استفاده از الگوریتم جستجوی گرانشی پرداخته شده است. مدولاتور های ciff از مرتبه دوم تا چهارم و cifb مرتبه دوم و سوم، در نرم افزار متلب شبیه سازی شده اند. فرکانس سیگنال ورودی 20 کیلوهرتز و دقت مدولاتور 18 بیت در نظر گرفته شده است که برای کاربردهای صوتی مناسب است. با توجه به محدودیت کلاک، نرخ بیش نمونه برداری 128 در نظر گرفته شده است. نتایج بدست آمده نشان دهنده تاثیر مثبت این الگوریتم در بهینه سازی مدولاتور دلتا-سیگما می باشد. به عنوان مثال، برای مدولاتور ciff مرتبه سوم، قبل از بهینه سازی نسبت سیگنال به نویز حدود 124 دسی بل و تعداد بیت موثر در خروجی 20 بیت است و پس از بهینه سازی نسبت سیگنال به نویز حدود 154 دسی بل و تعداد بیت موثر در خروجی 25 بیت می باشد که بهبود 24 درصدی در نسبت سیگنال به نویز و افزایش 5 بیتی تعداد بیت خروجی را نشان می دهد.

نیاز روز افزون به سرعت انتقال داده ی بالاتر مهمترین عامل در طراحی سیستمهای ارتباطی مدرن است. افزایش سرعت انتقال داده در مقابل، سیستمهای ارتباطی را به داشتن پهنای باند وسیع تر مجبور می کند، بطوریکه دیگر مشخصه های موثر در طراحی مانند هزینه، سایز تراشه و توان مصرفی در نظر گرفته شوند. از سوی دیگر در ارتباطات مخابراتی، پروتکل های مختلفی معرفی شده است. جدیدترین آنها پروتکل wimax است که در سال 2001 معرفی شد. دو باند فرکانسی برای این پروتکل ghz 11-2 و ghz 66-10 است. از این رو طراحی تقویت کننده ایی سازگار با این پروتکل ضروری به نظر می رسد. رهیافتی برای طراحی سیستم های ارتباطی با پهنای باند بالای مورد نظر، استفاده از مدارهای مجتمع توزیع شده است. از آنجا که در دهه های گذشته، بلوک های سازنده ی rf باند باریک در طراحی سیستم های روی تراشه بطور روز افزونی در فناوری cmos ساخته می شوند، تحقیقات با نگرشی بر امکان پیاده سازی فرستنده-گیرنده های پهن باند در این فناوری شروع شده است. ارتباطات نوری پر سرعت با فرکانس کاری تا حدود 40 گیگا هرتز و سیستم های بی سیم فرا پهن باند با فرکانس کاری بین 3 – 10 ghz نمونه هایی از کاربردهای پهن باند هستند. فناوری cmos هزینه ساخت کمتر و سطح مجتمع سازی بالاتر را نسبت به دیگر فناوری های ساخت ارائه می دهد. در این تحقیق، بر طراحی تقویت کننده باند پهن – اساسی ترین بلوک سازنده در سیستم های پر سرعت کابلی و بی سیم مخابراتی – با ضرب بهره در پهنای باند بالا و توان مصرفی کم تمرکز می کنیم. تکنیکی بسیار مناسب، تقویت توزیع شده، با پهنای باند ذاتی بالا، نزدیک به فرکانس قطع ترانزیستورها، به کار گرفته شده است. هرچند، پیاده سازی تقویت کننده های توزیع شده در فناوری cmos چالش هایی مانند تضعیف بهره ناشی از اتلاف سلف های روی تراشه، اشغال فضای بیشتر، و شاخص نویز بزرگتر را تحمیل می کند. در ادامه ی این تحقیق این مشکلات به شرح زیر بررسی می شوند. سلف های روی تراشه، به عنوان ضروری ترین بخش خطوط انتقال گیت و درین تقویت کننده های توزیع شده، با افزایش فرکانس، توان بیشتری را در بستر سیلیکون و به علاوه در اتصال های فلزی مصرف می کند و موجب کاهش بهره و برهم زدن تطبیق امپدانس ورودی و خروجی می شود. استفاده از مدارهای فعال امپدانس منفی می تواند در جبران این اثر و بهبود بهره نقش به سزایی را ایفا کند. از این رو با طراحی دو سلول بهره، دو تقویت کننده توزیع شده با ضرب بهره در پهنای باند مناسب و توان مصرفی کم طراحی شده است. تقویت کننده پیشنهادی اول، تقویت کننده توزیع شده 4 طبقه که مقادیر بهره db 12 و پهنای باند ghz 23 و توان مصرفی mw 33 را حاصل از شبیه سازی بدست آورده است. تقویت کننده توزیع شده پیشنهادی دوم در 2 طبقه و به منظور افزایش بهره در تقویت کننده اول، با بهره گیری از ساختار سلول بهره تقویت کننده و ایجاد سلول بهره جدید به کمک آن طراحی و شبیه سازی شده است. نتایج شبیه سازی نشان می دهد که تقویت کننده توزیع شده دوم دارای بهره db 21 در پهنای باند ghz 11 و توان مصرفی ناچیز mw 5/9 می باشد.

تقریبا در تمامی سیستم های پردازش سیگنال از فیلترهای آنالوگ استفاده می شود. حتی در سیستم های پردازش دیجیتال، حداقل یک فیلتر آنالوگ وجود دارد. بنابراین بهبود کارایی فیلتر از جمله توان مصرفی و ایجاد قابلیت هایی جدیدی به فیلتر مانند برنامه پذیر بودن، در طراحی مدارهای الکترونیکی بسیار مهم است. هدف اصلی این تحقیق طراحی فیلتری (فیلترهایی) است که ویژگی های آن قابل برنامه ریزی یا کنترل باشد. کنترل ویژگی های فیلتر توسط چند بیت انجام می شود به این صورت که مقدار المانها یا محل المانها در فیلتر را کنترل می کنیم. ابتدا با استفاده از چند بیت، خازن شبیه سازی شده توسط سلول چند برابر کننده جریان و در نتیجه فرکانس قطع آن کنترل می شود. سپس با استفاده از یک بیت محل قرار گرفتن خازن و مقاومت را در یک ساختار gic کنترل کرده و نوع فیلتر را متغیر می سازیم. در نهایت با کنترل مقدار خازنها در توپولوژی mf مرتبه 3 با استفاده از چند بیت تقریب تابع تبدیل فیلتر و فرکانس قطع آن را کنترل خواهیم کرد.

با روند توسعه تکنولوژی و افزایش تعداد ترانزیستورها بروی تراشه، محدودیت های زیادی برای عملکرد این تراشه ها بوجود آمده است. برای غلبه بر این محدودیت ها دانشمندان شبکه های روی تراشه را بجای سیستم های روی تراشه به عنوان راه حل ارائه کرده اند. ما تلاش کرده ایم در این پایان نامه با ارائه یک الگوریتم مسیریابی مبتنی بر الگوریتم مورچه که میانگین تاخیر ارسال بسته ها را در شبکه کاهش دهیم که این باعث بهبود کارایی شبکه می شود.

a phase-locked loop (pll) based frequency synthesizer is an important circuit that is used in many applications, especially in communication systems such as ethernet receivers, disk drive read/write channels, digital mobile receivers, high-speed memory interfaces, system clock recovery and wireless communication system. other than requiring good signal purity such as low phase noise and low spurs from the frequency synthesizers, locking speed is an important design requirement. fast-locking capability is particularly critical for systems demanding frequency working operation. a phase-locked loop (pll) is a closed-loop frequency-control system based on the phase difference between the input clock signal and the feedback clock signal of a controlled oscillator. the main blocks of the pll are the phase frequency detector (pfd), charge pump, loop filter, voltage controlled oscillator (vco), and counters, such as a feedback counter (m), a pre-scale counter (n), and post-scale counters(c). plls align the rising edge of the reference input clock to a feedback clock using the pfd. the falling edges are determined by the duty-cycle specified by the user. the pfd detects the difference in phase and frequency between the reference clock and feedback clock inputs and generates an ?up? or ?down? control signal based on whether the feedback frequency is lagging or leading the reference frequency. these ?up? or ?down? control signals determine whether the vco needs to operate at a higher or lower frequency, respectively. this paper presents a fast-locking technique for phase-locked loops (plls). in this proposed technique, the polarity and magnitude of the phase error at two phase-frequency detectors (pfd) input is continuously monitored during the locking process. first pfd detects the difference between rising edge of reference signal and output signal. second pfd detects the difference between falling edge of reference signal and output signal. the detected phase and frequency error is then coarsely compensated by a proper voltage for voltage control oscillator (vco), that is produced by a programmable charge pump (cp). the proposed method compensates phase and frequency error together and at the same time.

با کوچک شدن روزافزون تکنولوژی و افزایش چگالی مدار های vlsi، اهمیت کاهش مصرف انرژی و توان در این مدار ها بیش از پیش به چشم می خورد. در بسیاری از وسایل، مصرف انرژی پایین به منظور افزایش طول عمر باتری در اولویت اول طراحی قرار می گیرد. یکی از گزینه های بسیار مناسب برای این موارد، مدارهایی هستند که در ناحیه زیرآستانه کار می کنند. با این وجود با پیشرفت تکنولوژی و اضافه شدن امکانات جانبی نیاز به کاهش مصرف انرژی و افزایش سرعت در این مدارها دیده می شود. در این پایان نامه خانواده های منطقی مختلف در ناحیه زیرآستانه (برای گیت های and، or و xor)، از نظر سرعت، توان و انرژی مصرفی مورد بررسی قرار گرفته اند. نتایج شبیه سازی نشان می دهد، مناسب ترین خانواده از نظر سرعت، مدار دومینو همراه با بایاس دینامیکی بدنه است. از نظر مصرف انرژی نیز این خانواده برای گیت or (برای تمام بارهای خروجی) و xor دارای بار خروجی بزرگ در وضعیتی بهتر از سایر خانواده ها قرار دارد و برای گیت های xor دارای بار خروجی کوچک، گیت های انتقالی با بایاس دینامیکی بدنه پیشنهاد می شود. همچنین در مورد گیت and، خانواده پیشنهادی به ازای تمام بارهای خروجی، مدار cmos همراه با بایاس دینامیکی بدنه است. در فصل 7 به منظور افزایش محدوده سرعت در مدارهای زیرآستانه، دو مدار دومینو جدید معرفی شده است. این دو مدار با تغییر ولتاژ بدنه ترانزیستورها (بدون احتیاج به تغذیه اضافی) موجب بهبود همزمان سرعت و توان در مدارهای دومینو زیرآستانه می شوند. برای مدار پیشنهادی اول در بدترین حالت توان و تاخیر به ترتیب 37% و 71/64% نسبت به دومینو زیرآستانه استاندارد بهبود پیدا می کند. در مدار دوم، مصرف توان به علت استفاده از ترانزیستورهای کمتر، به میزان 22% تا 33% نسبت به مدار پیشنهادی اول کاهش می یابد. با این حال تاخیر این مدار نیز به میزان 8% نسبت به مدار پیشنهادی اول افزایش می یابد.

مدار های pll با نقش دنبال کننده فرکانس یک بلوک مهم در فرستنده-گیرنده ها هستند و در مدار های مجتمع با نقش تولید کلاک محلی، کلاک مناسب را برای بلوک های ترتیبی ارائه می دهند. یک pll باید توان پایینی مصرف کند، در عین حال نویز فاز بسیار پایینی داشته باشد و در مقابل نویز تغذیه و نویز محیط، پایدار باشد. طراحی pll های آنالوگ در مدار مجتمع cmos مشکل است. از اینرو adpll ها با مزیت های زیادی که نسبت به pll های آنالوگ دارند، بسیار مناسب هستند. مدار های adpll به طور معمول در دو ساختار ارائه می شوند: 1- adpll با تقسیم کننده در مسیر فیدبک و آشکار ساز فاز 2- adpll با شمارنده و tdc در مسیر فیدبک. در این پایان نامه روی هر دو ساختار کار می شود. در هر دو ساختار ابتدا طراحی سیستمی شرح داده می شود و سپس بلوک های موجود، در سطح گیت و ترانزیستور تشریح می شوند. در ساختار اول تمرکز بر روی آشکار ساز فاز و نوسان ساز است. در این بخش یک آشکار ساز فاز و فرکانس جدید با خصوصیت متمایز کردن اختلاف فاز و اختلاف فرکانس در خروجی و همچنین یک نوسان ساز که توسط ولتاژ بالک کنترل می شود، ارائه می شود. خصوصیت نوسان ساز، مصرف توان پایین و مکانیسم کنترل ساده است. در بخش دوم روی بلوک tdc و شمارنده دو ایده برای کاهش توان مصرفی ارائه می شود. در هر دو از کنترل کلاک برای کاهش توان مصرفی استفاده می شود. همچنین در dco بکار گرفته شده با استفاده از ولتاژ بالک، نیاز به خازن های بزرگ را برطرف کرده و توان مصرفی را با این روش کاهش دادیم. هر دو ساختار ارائه داده شده در نرم افزار hspice شبیه سازی شده و نتایج بدست آمده بیان شده اند.

در تکنولوژیهای جدید خطای نرم به عنوان اصلی ترین عامل کاهش قابلیت اطمینان در مدارات مجتمع شناخته می شود. در این میان نقش مدارات ترکیبی در افزایش نرخ خطای نرم مدارات مجتمع غیرقابل انکار است. نکته قابل توجه در مورد وقوع خطای نرم در مدارات ترکیبی این است که برخلاف سلولهای حافظه، خطای گذرا بطور مستقیم منجر به وقوع خطای نرم نمی شود، بعبارتی یک خطای گذرا برای تبدیل شدن به خطای نرم بایستی در مدار ترکیبی منتشر شود. عوامل متعددی بر انتشار خطای گذرا در مدارات ترکیبی تاثیر دارند که مهمترین آنها پوششها هستند. هدف این پایان نامه بررسی نقش این پوششها (خصوصا پوشش منطقی) در انتشار خطای نرم و قابلیت اطمینان مدارات مجتمع دیجیتال است. در این راستا سه روش مبتنی بر احتمال سیگنال برای محاسبه ی قابلیت اطمینان ارائه شده است؛ روش پیشنهادی اول با استفاده از کد باینری توانسته علاوه بر اعمال اثر مسیرهای همگرا، تا حد زیادی سرعت محاسبات را افزایش دهد. عیب عمده ی این روش افزایش زمان محاسبات به ازای افزایش تعداد گیتهای مدار است. روش پیشنهادی دوم توانسته است این مشکل را با استفاده از تکنیک تخصیص موقعیت تا حد زیادی رفع کند. روش سوم که اصلاح شده ی روش دوم است به منظور افزایش سرعت محاسبات ارائه شده است.

فلیپ فلاپ یک المان اساسی در طراحی مدارات مجتمع دیجیتال است و به صورت گسترده در سیستم های vlsi استفاده می شود. این المانها به همراه شبکه کلاک یکی از بخش های پر مصرف مدارات مجتمع دیجیتال می باشند و حدود 40 تا 50 درصد کل توان مصرفی سیستم را به خود اختصاص می دهند. در نتیجه کاهش توان مصرفی و تاخیر فلیپ فلاپ ها تاثیر قابل توجهی در تاخیر و توان مصرفی کل سیستم دارد. این پایان نامه به بررسی و مطالعه فلیپ فلاپ های موجود و ارائه چند فلیپ فلاپ جدید با توان مصرفی کم و سرعت بالا پرداخته است. تکنیکهای مختلفی برای کاهش توان مصرفی در فلیپ فلاپها وجود دارد که به تکنیک دشارژ شرطی، پیش دشارژ، کاهش تعداد ترانزیستورها، استفاده از منابع تغذیه دوگانه و تکنیک گیت کردن کلاک می توان اشاره نمود. با توجه به کاربرد وسیع تکنیک استفاده از دو منبع تغذیه جهت کاهش توان مصرفی، فلیپ فلاپ-های تغییر دهنده سطح کاربرد زیادی دارند در نتیجه در این پایان نامه اینگونه فلیپ فلاپها مورد توجه قرار گرفته اند. در این پایان نامه چند مدار جدید برای فلیپ فلاپ های پالسی معرفی شده است. مدار اول که یک فلیپ فلاپ تغییر دهنده سطح است، از تکنیک گیت کردن کلاک استفاده کرده و در مقایسه با سایر فلیپ فلاپ ها تغییر دهنده سطح در فعالیت کلید زنی داده 50 % حدود 22 % بهبود توان و حدود 23 % بهبود تاخیر دارد. در فلیپ فلاپ پیشنهادی دوم از تکنیک پیش دشارژ، دشارژ شرطی و کاهش تعداد ترانزیستورها استفاده شده است که در مقایسه با سایر مدارات حدود 16 % بهبود pdp دارد. سایر فلیپ فلاپ های تحریک شونده با پالس نیز برای کاهش توان مصرفی و تاخیر از تکنیک های متفاوتی استفاده کرده اند. مقایسه مدار پیشنهادی با سایر مدارات در فعالیت کلیدزنی 50 % نشان می دهد که مدار سوم 16% بهبود توان و 21% بهبود سرعت، مدار چهارم 8 % بهبود توان و 18 % بهبود سرعت، مدار پنجم 15% بهبود توان و 4 % بهبود سرعت، مدار ششم 16 % بهبود pdp و مدار هفتم نیز 13% بهبود توان مصرفی و حدود 19%بهبود سرعت را دارا می باشد. شبیه سازی همه مدرارات با نرم افزار hspice و در تکنولوژی nm65 صورت گرفته است.

امروزه روش های مختلفی برای کاهش توان مصرفی مورد توجه محققان قرار گرفته است اما اغلب اوقات کاهش توان مصرفی باعث افزایش تاخیر و در نتیجه کاهش سرعت مدار می شود. لذا در این پایان نامه سعی شده است تا حد امکان بدون اثر نامطلوب روی سرعت، توان مصرفی کم شود و با همین هدف به طراحی سه فلیپ فلاپ جدید با توان مصرفی کم و سرعت بالا پرداخته شده است و مدارهای حاصل با چند نمونه از جدیدترین و مهم ترین فلیپ فلاپ های مطرح شده در مراجع مقایسه شده اند. در این مدارها از تکنیک هایی برای کاهش توان مصرفی و تاخیر فلیپ فلاپ ها استفاده شده است. ازجمله این روش ها می توان به تکنیک دشارژ شرطی، ایجاد حساسیت به دو لبه کلاک، کوتاه کردن مسیر داده ورودی تا خروجی وکم کردن تعداد ترانزیستورهای سری اشاره نمود. در مدار پیشنهادی اول با استفاده از تکنیک حساسیت به دو لبه کلاک عملکرد یکسانی در نصف فرکانس کلاک بدست آمده است که منجر به کاهش توان مصرفی شده است و با استفاده از مدار مولد پالس خارجی، تعداد و سایز ترانزیستورهای سری شبکه کلاک کاهش یافته است که باعث کاهش توان مصرفی و بهبود سرعت شده است. نتایج شبیه سازی در تکنولوژی 65 نانومتر نشان می دهد فلیپ فلاپ پیشنهادی حدود 4 الی 29 درصد در فعالیت های مختلف کلید زنی داده، توان مصرفی را بهبود داده است. هم چنین تاخیر حدود 6 الی 11 درصد نسبت به فلیپ فلاپ های دیگر بهبود داشته است. فلیپ فلاپ پیشنهادی دوم با استفاده از تکنیک دشارژ شرطی مانع از فعالیت کلید زنی زیادی گره های داخلی شده است. این فلیپ فلاپ که با استفاده از المان c کار می کند از مدار مولد پالس خارجی استفاده می کند و قابلیت حساسیت به دو لبه کلاک را نیز دارد. نتایج حدود 22 الی 60 درصد بهبود توان مصرفی را نسبت به فلیپ فلاپ های دیگر نشان داده است در حالیکه سرعت قابل قبولی نیز دارد. در فلیپ فلاپ پیشنهادی سوم نیز از المان c و مولد پالس خارجی استفاده شده است. در این فلیپ فلاپ کاهش ترانزیستورهای سری مدار لچ منجر به کاهش سایز آن ها نیز شده است و به این ترتیب توان، تاخیر و مساحت مدار کاهش یافته است. هم چنین در این فلیپ فلاپ از تکنیک دشارژ شرطی برای کاهش توان مصرفی استفاده شده است و قابلیت حساسیت به دو لبه کلاک را نیز دارد. نتایج شبیه سازی حدود 4 الی 59 درصد بهبود توان و 16 الی 5/17 درصد بهبود تاخیر را نسبت به فلیپ فلاپ های دیگر نشان داده است.

هدف از این پایان نامه کاهش تاخیر انتشار و توان مصرفی گذرگاه داده و آدرس با استفاده از روش های رمزگذاری گذرگاه است. در این تحقیق دو روش رمزگذاری گذرگاه را برای کاهش تاخیر انتشار و توان مصرفی ارایه کردیم. اولین روش رمزگذاری گذرگاه، برای گذرگاه داده معرفی شده است که گذرگاه را به زیرگروه های 4 بیتی تقسیم می کند. کدینگ به نحوی صورت می گیرد که کد با داده قبلی روی گذرگاه در بیت های مجاور گذر مخالف ایجاد نکند. این روش کدینگ با کاهش هم شنوایی، تاخیر انتشار و توان مصرفی گذرگاه را کاهش می دهد. دومین روش رمزگذاری گذرگاه را برای گذرگاه آدرس معرفی کرده ایم که در این روش داده روی گذرگاه در دو سیکل متوالی فرستاده می شود. نتایج شبیه سازی نشان می دهد که فعالیت کلیدزنی در روش پیشنهادی حدود 24 درصد کاهش پیدا می کند. هم چنین تعداد سیم ها در روش پیشنهادی 50 درصد کاهش می یابد.

یکی از بلوک¬های پر کاربرد و مهم در حلقه¬های قفل فاز تمام دیجیتال، مبدل زمان به دیجیتال (tdc) می¬باشد، که با قابلیت تفکیک بالا به منظور مقایسه اختلاف فاز و فرکانس سیگنال مرجع و سیگنال خروجی اسیلاتور کنترل شونده با ولتاژ (dco) جایگزین آشکار ساز فاز و مدار پمپ شارژ شده است. مبدل زمان به دیجیتال با قابلیت تفکیک بالا، زمان مرده پائین و محدوده دینامیکی بالا، نقش مهمی در اندازه¬گیری فاصله زمانی سیگنال¬های آسنکرون موجود در سیستم حلقه قفل فاز دارد. از آنجاییکه قابلیت تفکیک مبدل¬های زمان به دیجیتال از اهمیت ویژه¬ای برخوردار می¬باشند، در این پایان¬نامه چهار ساختار مختلف به نام¬های مبدل زمان به دیجیتال با قابلیت تفکیک ps40، مبدل زمان به دیجیتال 12 بیتی با چند مرحله قابلیت تفکیک، مبدل زمان به دیجیتال با توانایی کنترل قابلیت تفکیک و مبدل زمان به دیجیتال با سه سطح قابلیت تفکیک پیشنهاد داده شده و به وسیله نرم¬افزار hspice در تکنولوژی 65nm مدل ptm شبیه سازی شده¬اند. ساختارهای ارائه شده در این پایان¬نامه به جز ساختار مبدل زمان به دیجیتال با قابلیت تفکیک ps40، مبتنی بر زنجیره تاخیری و زنجیره تاخیری vernier می¬باشند. نتایج حاصل از شبیه سازی ساختار¬های پیشنهادی عبارتند از: ساختار مبدل زمان به دیجیتال با قابلیت تفکیک ps40 در فرکانس مرجع mhz250 و ولتاژ v1 داری دقت ps40 و توان مصرفی mw011/0 بوده و ساختار مبدل زمان به دیجیتال با چند مرحله قابلیت تفکیک نیز در فرکانس مرجع mhz250، ولتاژ v2/1 داری دقت ps9 و توان مصرفی mw18/0 بوده، مبدل زمان به دیجیتال با سه مرحله قابلیت تفکیک در فرکانس مرجع mhz125 و ولتاژ v1 داری قابلیت تفکیک ps5/4 و توان مصرفی mw098/0 و مشخصه خطی lsb9/0 می¬باشد و مبدل زمان به دیجیتال با توانای کنترل قابلیت تفکیک نیز در فرکانس مرجع mhz250 و ولتاژ v2/1 داری قابلیت تفکیک ps5/4 و توان مصرفی mw25/0 و مشخصه خطی lsb1 می¬باشد. بر اساس نتایج بدست آمده ساختار مبدل زمان به دیجیتال با سه مرحله قابلیت تفکیک دارای شرایط بهتری نسبت به سایر روش¬ها می¬باشد.

ردیابی شی متحرک یکی از مهم ترین کاربردهای شبکه های حسگر بیسیم در زمینه های نظامی و محیط های غیرنظامی می باشد. استفاده از این شبکه ها با چالش هایی نیز همراه می باشد که مهم ترین آن ها محدودیت توان گره های حسگر است. بنابراین ارائه روش هایی به منظور کاهش انرژی مصرفی در کنار دقت و کیفیت بالای ردیابی یکی از اهداف مهم در مسأله ردیابی شی متحرک می باشد. یکی از راه های مناسب برای رسیدن به این هدف کاهش تعداد گره های شرکت کننده در ردیابی و در نتیجه افزایش زمان خواب گره هاست که برای این منظور از دو راهکار پیشگویی و خوشه بندی استفاده می کنیم. دقت پیشگویی و همچنین نحوه خوشه بندی شبکه، برروی انتخاب صحیح گره ها، افزایش دقت ردیابی و در نتیجه کاهش انرژی مصرفی سیستم ردیابی تأثیر به سزایی خواهد داشت. بدین ترتیب ما در اینجا با ارائه یک مدل جدید برای حرکت شی و با توجه به توان پردازشی محدود گره ها، پیشگویی مناسب، با دقت بالا و حجم محاسباتی کم را ارائه داده و دو روش مناسب برای خوشه بندی مطلوب شبکه معرفی می کنیم. در نهایت نیز تأثیر تمامی آن ها را برروی عملکرد و انرژی مصرفی سیستم ردیابی بررسی می کنیم. مسأله مهم دیگر، ارسال بسته ها توسط سرخوشه به گره مرکزی می باشد که در این جا به منظور توزیع متعادل مصرف انرژی میان سرخوشه ها روشی برای ارسال این بسته ها ارائه می شود. همچنین روشی مناسب برای انتخاب گره های ردیاب در مرحله بعد و راهکاری برای بازیابی شی در صورت گم شدن آن در حین ردیابی بیان می کنیم. یکی دیگر از مسائل مهمی که به وفور با آن مواجه می شویم، مسأله ردیابی اهداف چندگانه در شرایطی که اهداف نزدیک به یکدیگر حرکت می کنند می باشد. در این صورت منشأ داده های مشاهده برای سرخوشه نامعلوم خواهد بود و باید به طریقی مشاهدات را به اهداف متناظرشان اختصاص دهد. در این جا ما از راهکار خوشه بندی داده استفاده کرده و ترکیبی از دو روش خوشه بندی بر اساس چگالی و اتصال میانگین گروه را به کار می بریم. درنهایت برای انجام تمامی شبیه سازی ها به منظور بررسی تأثیر عملکرد پیشگو و خوشه بندی های پیشنهادی برروی سیستم ردیابی و همچنین میزان دقت روش پیشنهادی برای اختصاص داده و انجام مقایسه های لازم، از نر م افزار متلب استفاده می شود.

و چکیده: اسیلاتورهای کنترل ،(adpll) یکی از مهمترین بلوک های حلقه قفل شونده فاز تمام دیجیتال است و همچنین رنج adpll منبع اصلی توان و جیتر در dco . هستند (dco) شونده دیجیتال با توان dco را تعیین می کند. بنابراین طراحی یک adpll فرکانسی آن مستقیما رنج فرکانسی کاهش دهد. adpll پایین و دقت بالا می تواند توان و جیتر را به شدت در ها برای داشتن دقت بالا و رنج فرکانسی گسترده به طور همزمان از ساختار dco عموما در آبشاری استفاده میشود. در ساختار آبشاری لازم است تا رنج قابل کنترل هر طبقه نسبت به گام- ایجاد نشود. که این منجر dco های طبقه قبل بزرگتر باشد تا هیچ ناحیه مردهای بزرگتر از دقت ها جیتر را dco می شود. رفتار غیر یکنواخت dco به رفتار غیر یکنواخت در فرکانس خروجی ها استفاده از dco به شدت افزایش میدهد. یک روش برای حل مشکل غیر یکنواختی در توان پایین با دقت بالا که از روش dco است. در این پایان نامه یک fine درونیاب در طبقه پیشنهادی به وسیله نرم افزار dco . استفاده میکند معرفی شده است fine درونیابی در طبقه شبیه سازی شده است. نتایج شبیه سازی نشان می ptm 65 مدل nm در تکنولوژی hspice 114 در فرکانس μw 0/8 است، توان مصرفی می تواند تا ps ،dco دهد در حالی که دقت 447.1 بهبود پیدا کند. mhz 81 در فرکانس μw 1516 و mhz کلید واژه: حلقه قفل فاز تمام دیجیتال، اسیلاتور کنترل شونده دیجیتال، سلولهای تاخیری، مدارهای درونیاب

خانه هوشمند بخش مهمی از سیستم های مدیریت ساختمان می باشد و مخابرات خط قدرت باند باریک(nb-plc)، یکی از مناسب ترین زیرساخت های ارتباطی خانه هوشمند است. تصحیح خطا و امنیت اطلاعات دو چالش عمده در این نوع سیستم ها می باشند. بدلیل پایین بودن حجم اطلاعات ارسالی و همچنین کمبود فضای حافظه میکروکنترلر در سیستم nb-plc ، الگوریتم miniaes جهت رمزنگاری اطلاعات انتخاب گردید و جهت افزایش امنیت سیستم، از چکیده کلمه عبور که توسط الگوریتم ابتکاری miniwhirlpool ایجاد می گردد، به عنوان کلید این رمزنگاری استفاده می شود. جهت تشخیص خطاهای فریم و همچنین به منظور افزایش بیشتر امنیت سیستم، کد تصدیق پیام(hmac) پیاده سازی گردید و در نهایت با ابتکار ایده جدید حلقه بسته رمزنگاری پیام کوتاه با کلید تصادفی، امنیت سیستم به طور قابل چشمگیر ارتقاء یافت. جهت تصحیح خطاهای احتمالی ناشی از نویز و اغتشاشات برق شهر، ضمن بررسی کدهای مختلف تشخیص و تصحیح خطا با ایده گرفتن از کد ریدمولر و کدهای در هم نهی، اقدام به طراحی کد ابتکاری i-rm-i جهت تصحیح خطا خصوصاً خطاهای توده ای نموده و پس از ارزیابی واقعی و مقایسه آن با کدهای بلوکی دیگر توسط نرم افزار متلب و به کمک مدار ساخته شده (رابط بین کامپیوتر و مودم nb-plc)، کد مزبور بر روی میکروکنترلر سیستم nb-plc اصلی تحت نرم افزار کد ویژن (زبان c) پیاده سازی گردید. بدین ترتیب با پیاده سازی کلیه الگوریتم های تشخیص، تصحیح و رمزنگاری بر روی سیستم nb-plc، می توان ادعا نمود که دستورات در یک خانه هوشمند با ضریب اطمینان و امنیت بالا اجرا می گردند.

خانه هوشمند بخش مهمی از سیستم های مدیریت ساختمان می باشد و مخابرات خط قدرت باند باریک(nb-plc)، یکی از مناسب ترین زیرساخت های ارتباطی خانه هوشمند است. تصحیح خطا و امنیت اطلاعات دو چالش عمده در این نوع سیستم ها می باشند. بدلیل پایین بودن حجم اطلاعات ارسالی و همچنین کمبود فضای حافظه میکروکنترلر در سیستم nb-plc ، الگوریتم miniaes جهت رمزنگاری اطلاعات انتخاب گردید و جهت افزایش امنیت سیستم، از چکیده کلمه عبور که توسط الگوریتم ابتکاری miniwhirlpool ایجاد می گردد، به عنوان کلید این رمزنگاری استفاده می شود. جهت تشخیص خطاهای فریم و همچنین به منظور افزایش بیشتر امنیت سیستم، کد تصدیق پیام(hmac) پیاده سازی گردید و در نهایت با ابتکار ایده جدید حلقه بسته رمزنگاری پیام کوتاه با کلید تصادفی، امنیت سیستم به طور قابل چشمگیر ارتقاء یافت. جهت تصحیح خطاهای احتمالی ناشی از نویز و اغتشاشات برق شهر، ضمن بررسی کدهای مختلف تشخیص و تصحیح خطا با ایده گرفتن از کد ریدمولر و کدهای در هم نهی، اقدام به طراحی کد ابتکاری i-rm-i جهت تصحیح خطا خصوصاً خطاهای توده ای نموده و پس از ارزیابی واقعی و مقایسه آن با کدهای بلوکی دیگر توسط نرم افزار متلب و به کمک مدار ساخته شده (رابط بین کامپیوتر و مودم nb-plc)، کد مزبور بر روی میکروکنترلر سیستم nb-plc اصلی تحت نرم افزار کد ویژن (زبان c) پیاده سازی گردید. بدین ترتیب با پیاده سازی کلیه الگوریتم های تشخیص، تصحیح و رمزنگاری بر روی سیستم nb-plc، می توان ادعا نمود که دستورات در یک خانه هوشمند با ضریب اطمینان و امنیت بالا اجرا می گردند.

در مدار¬های دیجیتال تولید الگو¬های تست اتوماتیک و مکان یابی خطا از اهمیت بالایی برخوردار است چرا که به ارائه یک الگوریتم تست کارآمد در طراحی و پیاده سازی بدون عیب مدار¬های الکترونیکی نیاز داریم. اخیراً با گسترش استفاده از الگوریتم¬های ابتکاری در حل مسائل مختلف مهندسی توانسته¬اند به یک مقدار بهینه دست یابند. لذا در این پژوهش از الگوریتم¬های ابتکاری جدید از قبیل الگوریتم جستجوی گرانشی و الگوریتم صفحات شیبدار برای تولید بردار آزمون اتوماتیک استفاده شده است. این الگوریتم¬ها بردارهای آزمون رابه نحوی تولید می¬کند که در کوتاهترین زمان ممکن به بالاترین درصد پوشش خطا می¬رسند. الگوریتم¬های ابتکاری جدید توانمندی بهتری نسبت به سایر الگوریتم¬ها در یافتن جواب بهینه، البته در این مسئله دارند. برای اینکه بتوان مکان خطا را با احتمال زیاد پیدا کرد برای نخستین بار در مکان یابی خطا از الگوریتم¬های ابتکاری استفاده شده است به گونه¬ای که در ابتدا با استفاده از الگوریتم به گروه بندی خطا می¬پردازد تا جدول خطای اصلی مدار را به جدول¬های کوچکتر تقسیم¬بندی کند و به این ترتیب توانایی الگوریتم برای یافتن جواب بهینه را افزایش دهد و سپس با به کار¬گرفتن الگوریتم در هر گروه برای هر خطا در گروه یک بردار آزمون بهینه و یکتا تولید می¬کند.

با توجه به افزایش عملکرد و سطح بالای مجتمع سازی، توان مصرفی در پردازنده های مدرن، به یکی از مهم ترین نگرانی های طراحان در این زمینه تبدیل شده است. کنترل پویای ولتاژ و فرکانس و کاهش ولتاژ تغذیه یکی از موثرترین روش های موجود در کاهش توان مصرفی دستگاه های با بار محاسباتی متغیر است. تراشه های مدیریت توان به صورت گسترده ای در وسایلی مانند کامپیوترهای قابل حمل، تلفن های همراه، دستگاه های gps، دوربین های دیجیتال و ... مورداستفاده قرارگرفته اند، همچنین از این روش در صنعت برای اجتناب از استفاده متعدد از منابع تغذیه، جهت راه اندازی حس گرها، کنترلر ها و مدارات دیجیتال و آنالوگ استفاده می شود. از این رو مدارات مجتمع مدیریت توان مانند مبدل های dc_dc به یکی از اساسی ترین بلوک های موجود در وسایل قابل حمل با محدودیت باتری تبدیل شده اند. تمرکز اصلی این پایان نامه بر روی طراحی یک مبدل dc_dc باک در مد کنترلی ولتاژ با بهره وری بالا است. همچنین ساختارهای مختلف مبدل باک، مزایا و معایب هرکدام موردبررسی قرار گرفته است. بر این اساس یک مبدل باک mhz 15 همزمان، در مد کنترلی ولتاژ در تکنولوژی µm 0/18 طراحی و پیاده سازی شده است. در این طرح جهت رسیدن به پاسخ حالت گذرای مناسب، از یک تقویت کننده خطای جبران شده، جهت ایجاد سیگنال های کنترلی مبدل از یک مقایسه کننده پرسرعت و همچنین یک ساختار جدید مولد موج دندان¬ اره¬ای با توان مصرفی و ابعاد بسیار پایین در مقایسه با مدل های معمول ارائه شده است. همچنین با بهبود اندازه ترانزیستورهای قدرت، استفاده از مدار جلوگیری از همپوشانی لبه سیگنال کنترلی سوئیچ¬ها و شبکه کنترل با توان مصرفی پایین، حداکثر راندمان 93% تحت تبدیل ولتاژ v ?/1 به v 4/1 به دست آمده است و با استفاده از تقویت کننده خطای با پهنای باند بالا و انتخاب مناسب المان های شبکه جبران ساز، پاسخ گذرای سریع با زمان نشست حدود µsec 2/1حاصل شده است.

در این پایان نامه پس از معرفی انواع الگوریتمهای ضد تداخل و توضیح نحوه عملکرد آنها، به بررسی خواص کاربردی سیستم rfid پرداخته شده است و با استفاده از این خواص سعی در بهبود عملکرد این الگوریتمها کرده اس. در این پایان نامه پنج الگوریتم جدید معرفی شده است. در نهایت الگوریتمهای ارائه شده در یک سیستم نظارت ترافیکی بر مبنای rfid استفاده شده اند

در تقویت کننده های توزیع شده جذب خازنهای پارازیتی سلول های بهره توسط خطوط انتقال موجب افزایش پهنای باند تقویت کننده های توزیع شده گردیده است، بنابراین تقویت کننده های توزیع شده یکی از بهترین روشهای شناخته شده برای افزایش پهنای باند می باشند و از آنجا که در ارتباطات بیسیم پهن باند به تقویت سیگنال در محدوده فرکانسیghz 3.1 تا ghz 10.6 نیاز می باشد. بنابراین تقویت کننده توزیع شده با توجه به پهنای باند وسیعشان یک انتخاب مناسب برای پیاده سازی تقویت کننده های فرا پهن باند می باشند. در این پایان نامه بر طراحی تقویت کننده های توزیع شده با عملکرد مناسب در محدوده ی فرکانسی فرا پهن باند تمرکز شده است.

امروزه گرایش روز افزونی به تحقق سیستم های کنترلی و ارتباطی در حوزه های دیجیتال وجود دارد. علاوه بر مزایای کلی سیستم های دیجیتال، استفاده از نمونه دیجیتالی حلقه قفل شونده فاز باعث رفع پاره ای از مشکلات مربوط به حلقه قفل شونده فاز آنالوگ می شود. یک حلقه قفل شونده فاز نوعی، ورودی مرجع را می گیرد و عملیات کنترل فیدبک را انجام می دهد تا سیگنال خروجی را به صورت هم فاز با سیگنال ورودی تنظیم کند. در حلقه قفل شونده فاز آنالوگ، خروجی اسیلاتور به طور پیوسته از طریق فیدبک حلقه بررسی می شود و زمانی که خروجی اسیلاتور از سیگنال ورودی فاصله بگیرد، ولتاژ خطایی تولید می شود تا اسیلاتور را به حالت هم زمان با سیگنال مرجع برگرداند. هدف این پایان نامه کاهش توان مصرفی، زمان قفل و ناحیه مرده حلقه های قفل شونده فاز تمام دیجیتال (معادل دیجیتال حلقه های قفل شونده فاز) است که سعی شده با بهبود آشکارسازفاز- فرکانس (به عنوان یکی از بلوک های اساسی حلقه قفل شونده فاز) به این هدف برسیم. در این پروژه دو مدار برای آشکارسازفاز- فرکانس پیشنهاد شده است.

با توجه به اهمیت قابلیت اطمینان و نیاز به طراحی تحمل پذیر خطا در همه ی سطوح طراحی، بحث قابلیت اطمینان مورد توجه قرار گرفته است. از آنجاییکه افزایش قابلیت اطمینان در سطح سیستم و مدار متناسب با میزان سرمایه گذاری می باشد، مدل های بهینه سازی قابلیت اطمینان برای ایجاد تعادل بین قابلیت اطمینان و منابع مصرفی ارائه شده اند. با توجه به کارایی روش های ابتکاری در حل این مسائل، روش هم تکاملی جستجوی هارمونی به کمک الگوریتم جنبش ذرات برای این منظور در این پایان نامه ارائه شده است. این الگویتم برای حل مسأله تخصیص قابلیت اطمینان-افزونگی برای چند نوع سیستم استفاده شده و نتایج شبیه سازی نشان می دهد که روش پیشنهادی در مقایسه با روش های پیشین بهتر عمل کرده است. الگوریتم پیشنهادی، هم چنین برای حل دو مسأله بهینه سازی تعریف شده در حوزه ی مدارهای دیجیتال به کار گرفته شده است. در مسأله اول، یافتن بهینه ترین مجموعه از اجزای مدار برای اعمال افزونگی مناسب برای رسیدن به قابلیت اطمینان مورد نیاز با حداقل سطح مصرفی، به صورت هدف در نظر گرفته می شود. در مسأله دوم، یافتن پیکربندی جدید با قابلیت اطمینان بیشتر برای مدار دیجیتال مورد نظر است. نتایج عددی نشان می دهد که دو روش پیشنهادی برای بهینه سازی قابلیت اطمینان مدارهای دیجیتال در مقایسه با روش های مرسوم، فضای مصرفی کمتری اشغال می کند.

چکیده ندارد.