در این پایان نامه نخست روشهای اندازه گیری برخی پارامترهای کلیدی مشتمل بر ?_(p ), ? ??_(n ,),n ,p ,n_(a ,) n_(d ) و راستای نیمه هادی وضخامت آنها در نیمه هادیها مورد تحقیق و بررسی قرار گرفته است. اولین روش استفاده از sem است که امکانات آن بصورت مبسوطی مورد مطالعه قرار گرفت و بعنوان راهی برای بقی? دانشجویان جهت پیشرفت در این مسیر عرضه شده است . در مرحله بعد روشهای هال ، پروب چهار نقطه ای و روش c-v بطور همه جانبه مورد مطالعه قرار گرفته و نمونه هایی فراهم شد و با استفاده ازسیستمهای اندازه گیری با روشهای فوق آزمایشاتی روی آنها انجام شد. مهمترین نتیجه گیری از نتایج آزمایشات فوق این بود که تعداد حاملهای حفره یک نمونه از inp در عمقهای مختلف باتعداد ناخالصی های آن که از جنس zn بودند برابر نبود. با ترسیم منحنی نمایش اطلاعات فوق نتایج جالبی به صورت زیر بدست آمد. با مشاهده تفاوت کمیتهای فوق تحقیق گسترده ای در مقالات منتشره بعمل آمد و معلوم شد این تحقیق بوسیل? محققین تراز اول خارجی نیز انجام گرفته است وآنها نیز به همان نتایج ما رسیده اند. ما سعی کردیم وجود اختلاف را توجیه کنیم و این توجیه ما را به این نتیجه رسانید که در اینجا توزیع آماری فرمی – دیراک قابل استفاده نیست و مناسبترین مدل برای مورد فوق الذکرمدل tuck است. همچنین ما دریافتیم که داپ کردن inp با zn به میزانی بیش از رقم ناخالصی در cm3 منجر به نوعی از اشباع می شود به نحوی که نابرابری کمیتهای فوق شروع می گردد.

امروزه حافظههای جاسازی شده در تراشههای سیستمی، بخش اعظمی از فضای موجود در تراشه را به خود اختصاص دادهاند. از این رو آزمون ساخت این حافظهها، گام مهمی در فرآیند تولید تراشههای سیستمی محسوب میشود که تراشههای آسیبدیده را مشخص نموده و عبور از مراحل نظری ابتدایی به مرحله تولید انبوه را در یک تکنولوژی ساخت جدید سرعت میبخشد. در این راستا، خودآزمون داخلی به عنوان یک روش موثر برای رفع مشکلات موجود در زمینه آزمون تراشههای سیستمی کاربرد گستردهای یافته است. اما ایده هوشمندانه و قابلیتهای بسیار این روش، با محدودیتهایی نیز رو به رو است که مهمترین آنها عبارتند از: بالا بردن سطح مصرفی تراشه، تأثیرات نامطلوب احتمالی بر روی عملکرد تراشه و افزایش زمان آزمون. این محدودیتها بر روی هزینه و کیفیت آزمون تأثیرمستقیم دارند. در این پایاننامه، ساختاری جدید برای مدار خودآزمون داخلی هستههای حافظه جاسازی شده در تراشههای سیستمی معرفی شده است که هدف آن کاهش هزینه و افزایش کیفیت آزمون به منظور بهبود بازده و قابلیت اعتماد محصول است. طراحی شده است که هدف آن ایجاد یک بستر نظام- ieee ساختار ارائه شده در این پایاننامه بر مبنای استاندارد 1500 یافته برای آزمون هستههای جاسازی شده در تراشههای سیستمی میباشد. در این راستا سعی شده است تا با اختصاصی برای هستههای حافظه، کیفیت آزمون بهبود یافته و همچنین از مزایای این استاندارد ieee نمودن ساختار مدار پوشش 1500 در فراهم نمودن ساختاری سلسله مراتبی و ماژولار برای آزمون استفاده شود. هدف اصلی مدار خودآزمون داخلی ارائه شده، بهبود کیفیت آزمون همراه با کاهش هزینههاست. همزمانی آزمون تمامی حافظهها که در این طرح در نظر گرفته شده است، به و همچنین به کارگیری at-speed کاهش زمان آزمون و در نتیجه هزینهها کمک میکند. به علاوه با استفاده از آزمون به شکل ساختاری برای آنالیز الگوریتم مورد استفاده، پوشش خطای مطلوبی برای حافظههای تحت آزمون به وجود آمده است. از سوی دیگر نتایج نشان میدهند که فضای اشغالی طرح ارائه شده نسبت به موارد مشابه ذکر شده در مقالات بهبود یافته است.

بیشترین تعداد هسته های موجود در سیستم های روی تراشه (soc) را حافظه های جاسازی شده تشکیل می دهند. از این رو بهره دهی این حافظه ها نقش بسزایی در بهره دهی کل soc دارد. پیشرفت مداوم مجتمع سازی در سطح تراشه-ها و در نتیجه افزایش چگالی حافظه های جاسازی شده، امکان بروز نقص در سلول های حافظه را افزایش داده است که این امر به کاهش بهره دهی کل تراشه منجر می گردد. با تعمیر حافظه های جاسازی شده می توان این مشکل را تا حد زیادی برطرف نمود.در صورتی که نقص پدید آمده در حافظه از نوع خطاهای سخت باشد می توان با جایگزین کردن سلول های معیوب با سلول های سالم که به صورت افزونه در کنار حافظه قرار می گیرند عملیات تعمیر را انجام داد. روش های قدیمی تعمیر، بر استفاده از ابزارهای آزمون خودکار (ate) و الگوریتم های خارج از تراشه استوار بودند. اما امروزه تعداد و پیچیدگی هسته های socها افزایش یافته و به علت تعداد زیاد i/oهای هسته های حافظه، دسترسی به همه ی آن ها از طریق i/oهای soc دشوارتر شده است. به منظور حل این مشکل ها که مشاهده پذیری و کنترل-پذیری نامیده می شوند و همچنین به علت نیاز به انجام آزمون و تعمیر با سرعت، روش های گوناگون خود آزمون درون-ساخته (bist) و خود تعمیری درون ساخته (bisr) به حافظه های جاسازی شده اعمال شدند. مدار bist بر اساس استاندارد آزمون هسته ها و با استفاده از الگوریتم های ویژه ، حافظه را می آزماید و آدرس محل های وقوع خطا را آشکار می سازد. تحلیلگر افزونه ی درون ساخته (bira) که یکی از عناصر کلیدی bisr است، اطلاعات خطای ارسال شده از سوی bist را دریافت نموده و بر اساس یک الگوریتم تحلیل، چگونگی تخصیص افزونه ها را تعیین می کند. پس از این مرحله یک پروسه ی پیکربندی مجدد برای غیرفعال سازی سلول های معیوب حافظه انجام می گیرد. الگوریتم های مختلف bira با سه چالش مهم روبرو هستند: سطح اشغالی تراشه، نرخ تعمیر و سرعت تحلیل. در این پایان نامه یک مدار biraی جدید با نرخ تعمیر بهینه با استفاده از زیرتحلیلگرهای موازی طراحی و پیاده سازی شده است. یکی از مشکلات اساسی روش های تحلیل موازی موجود این است که فضای زیادی را از سطح تراشه اشغال می کنند. در روش پیشنهادی تلاش شده است که این ضعف بهبود یابد. مدار طراحی شده نسبت به تحلیلگر موازی r-cresta 50 درصد فضای کمتری از سطح تراشه اشغال می نماید. این برتری با پذیرش هزینه ی حداکثر یک تکرار آزمون به دست آمده است. با این وجود تحلیلگر پیشنهادی همچنان نسبت به تحلیلگرهای esp و intelligentsolvefirst از سرعت بالاتری برخوردار است

همزمان با رشد تکنولوژی ساخت در مدارهای vlsi، از یک سو ابعاد مدارها، ولتاژ تغذیه و خازن گره ها کاهش یافته و از سوی دیگر فرکانس کلاک افزایش یافته است. این عوامل سبب کاهش شدید بار بحرانی در گره های حساس مدارهای نانوالکترونیک شده و حساسیت این مدارها را نسبت به خطاهای گذرای ناشی از تشعشعات پرانرژی به طور قابل ملاحظه ای افزایش داده اند. در این پایان نامه، یک لچ مقاوم حساس به سطح با قابلیت تحمل خطای نرم معرفی می شود. لچ پیشنهادی از ویژگی نقاب گذاری مدارهای اشمیت تریگر برای حذف پالس های گذرا و مقاوم سازی گره های داخلی استفاده می کند. همچنین تاخیر ناخواسته مدارهای اشمیت تریگر در یک تکنیک افزونگی زمانی بهینه بکار گرفته شده تا از انتشار خطاهای گذرا به گره خروجی جلوگیری کند. نتایج شبیه سازی در تکنولوژی cmos با اندازه مشخصه nm 45 نشان می دهد که لچ پیشنهادی نسبت به سایر ساختارهای مقاوم موجود از بار بحرانی بالاتری برخوردار است. مقدار بار بحرانی در ساختار پیشنهاد شده در ازای افزایش قابل قبول هزینه در توان و تاخیر، به بیش از 3 برابر بار بحرانی لچ مرجع افزایش یافته است. ضمن آن که، کاهش میزان نرخ خطای نرم در ساختار پیشنهادی به دلیل افزونگی زمانی بکار رفته در آن در واقع بسیار بیشتر از مقداری است که تنها بار بحرانی آن نشان می دهد. نتایج آنالیز مونته کارلو انجام شده برای ارزیابی تغییرات فرآیند، ولتاژ و دما نیز مقاومت مدار پیشنهادی را در برابر این قبیل ناپایداری ها تایید می کند.

پیچیده شدن مدارات دیجیتال به همراه کاهش ابعاد مدار مسائل جدیدی را در زمینه طراحی مدارات مجتمع مطرح می کند. خطاهای نرم و روش های تشخیص و تعمیر این خطاها از جمله مسائلی هستند که قابلیت اطمینان مدار را افزایش می دهند. اینگونه روش های طراحی مخصوص برای مداراتی که امکان تعمیر آن ها به دلیل عدم دسترسی وجود ندارد و باید از قابلیت اطمینان بالایی برخوردار باشند، حائز اهمیت است. برای آزمون چنین مداراتی روش های خود آزمون داخلی مطرح است که از طریق فشرده کردن داده های آزمون به صورت یک امضاء و تحلیل نتایج خروجی به بررسی صحت عملکرد مدار می پردازند. هدف از اجرای این پژوهش طراحی تحلیل گر امضای چند ورودی توان پایین با قابلیت تشخیص خطای نرم است. نتایج شبیه سازی نشان می دهد misrی که با استفاده از فلیپ فلاپ نوع d مقاوم در برابر seu با رها شدگی لبه طراحی شده کمترین توان را مصرف می کند و براین اساس طراحی misr مقاوم با استفاده از فلیپ فلاپ cpser پیشنهاد می شود. همچنین نتایج نشان می دهد که misr ای که از فلیپ فلاپ کواترو گذر شرطی در ساختار خود استفاده کند به رغم اینکه تا حدی در برابر خطای نرم مقاوم تر است حدود 5 برابر توان بیشتری مصرف می کند.

محاسبات ابری مدلی برای فراهم کردن دسترسی آسان بر اساس تقاضای کاربر از طریق شبکه به مجموعه ای از منابع محاسباتی قابل تغییر و پیکربندی (مانند شبکه ها، سرورها، فضای ذخیره سازی، برنامه های کاربردی و سرویس ها) است، که این دسترسی با کمترین نیاز به مدیریت منابع و یا دخالت مستقیم فراهم کننده سرویس‏، به سرعت فراهم و یا آزاد گردد. این مدل ابر از سه مدل سرویس دهی، چهار مدل استقرار و پنج ویژگی ضروری تشکیل شده است. سه مدل سرویس دهی عبارتند از: نرم افزار بعنوان سرویس، پلت فرم بعنوان سرویس و زیرساخت بعنوان سرویس. چهار مدل استقرار عبارتند از: ابر خصوصی، ابر گروهی، ابر عمومی و ابر ترکیبی. پنج ویژگی مهم عبارتند از: خدمات مستقیم در هنگام نیاز، دسترسی وسیع شبکه، کشش سریع، انعطاف پذیری سریع و اندازه گیری خدمات.برای بسیاری از کاربران، ذخیره سازی ابر، منافع زیادی از جمله دردسترس بودن و قابلیت اطمینان در هزینه های نسبتا پایین را فراهم می کند. سرویس های ذخیره سازی آنلاین ابر توسط چندین شرکت مانند گوگل، مایکروسافت و آمازون برای کاربران عمومی ارائه شده است، برای هرکاربر سخت است که امنیت و خصوصی بودن ابر را باور کند، زیرا کاربران هیچ تضمینی از محرمانگی ندارند. بسیاری از سرویس های ذخیره سازی ابر بر پایه gfs یا hdfs هستند. فایل های کاربران در حالت رمز نشده در این سیستم فایل ها ذخیره شده است و کاربران نمی دانند که فایل های آنها کجا است. محرمانگی، حریم خصوصی و تمامیت داده بسیار مهم است. بهترین راه برای کاربر جهت محافظت از فایل های خود، رمزگذاری فایل ها با استفاده از کلید انتخاب شده توسط خود کاربراست. محاسبات ابری دسترسی به داده ها را فراهم می کند، اما چالش این است که اطمینان حاصل شود که فقط افراد مجاز می توانند به آن دسترسی داشته باشند. این پایان نامه یک تجزیه و تحلیل مختصر، اما همه جانبه در مورد امنیت داده ها و مسائل مربوط به حفاظت حریم خصوصی در ارتباط با محاسبات ابری در تمام مراحل چرخه عمر داده را فراهم می کند. سپس برخی از راه حل های فعلی را مورد بحث قرار می دهد. در نهایت، یک طرح حفظ حریم خصوصی برای انتشار سرویس های ابر پیشنهاد می کند، که به حفظ حریم خصوصی کارآمد، تمامیت داده، محرمانگی و کاربرد آن در تجارت الکترونیکی می انجامد.

با پیشرفت تکنولوژی مدارات vlsi و کاهش ابعاد مدارهای الکترونیکی شاهد افزایش میزان نقص ها یا خطاهای ادوات به خصوص در حافظه ها هستیم. بروز خطا در ادوات الکترونیکی سبب کاهش بهره دهی مدارات و کاهش قابلیت اطمینان خواهد شد. در این راستا تحقیقات زیادی برای طراحی مدارهای تعمیر درون ساخته صورت گرفته تا از کاهش بهره دهی و قابلیت اطمینان ادوات جلوگیری شود. با توجه به بالا بودن نیاز مدارات دیجیتال به ذخیره ی داده ها، حافظه های متعددی برای ذخیره سازی اطلاعات استفاده می شوند. حافظه ها با توجه به چینش سلول های آن به دو دسته ی بیت گرا و کلمه گرا تقسیم بندی می شوند. در روش های قدیمی تر، از ابزارهای آزمون خودکار (ate) و الگوریتم های خارج تراشه استفاده می شد. اما افزایش مداوم پیچیدگی هسته های soc، سبب دشواری استفاده از ate شده است. همین عامل نیاز به روش های خودآزمون درون ساخته (bist) و مدار خودتعمیر درون ساخته (bira) را تشدید کرد. در روش های امروزی، بخش هایی از حافظه به عنوان افزونه های کمکی در نظر گرفته می شوند و به منظور جایگزینی سلول های معیوب حافظه به کار می روند. مهمترین بخش یک مدار خودتعمیر درون ساخته، تحلیل گر افزونه ی درون ساخته (bira) نام دارد که پس از دریافت اطلاعات از مدار bist به تحلیل آدرس های خطا پرداخته و نتیجه ی تحلیل سبب تغییر مسیر داده به سمت افزونه ها خواهد شد. در این پایان نامه به طراحی دو مدار تحلیل گر افزونه ی درون ساخته برای تعمیر حافظه های کلمه گرا پرداخته شده است. طرح پیشنهادی اول برای تعمیر خطاهای چند بیتی ارائه شده است. این طرح با پذیرش هزینه ای بابت افزونه های بیشتر، دست یابی به نرخ تعمیر بهینه و تعمیر بلادرنگ را ممکن ساخته است. طرح دوم با استفاده از خواص حافظه ی بیت گرا و کلمه گرا و تکنیک تبدیل آدرس، برای تعمیر خطاهای تک بیتی ارائه شده است که ضمن تحلیل بلادرنگ، به نرخ تعمیر بالایی دست پیدا می کند. دو روش پیشنهادی علاوه بر مزایای فوق، فضای کمتری از تراشه را به منظور پیاده سازی اشغال می کنند. به طوری که طرح پیشنهادی اول به ترتیب 8/78% و 6/63% نسبت به روش های eesp و 1-d bitmap بهبود یافته است. همچنین طرح پیشنهادی دوم دارای 5/59% و 4/30% بهبود در فضای اشغالی می باشد.

با کاهش مقیاس تکنولوژی، افزایش پیچیدگی سیستم ها و کاهش سطوح ولتاژ، خطای نرم در مدارات مجتمع به صورت وسیعی افزایش یافته است و این امر موجب بوجود آمدن اختلال در عملکرد سیستم ها گشته است. مورد مهمی که در سال های اخیر مورد توجه قرار گرفته است، بحث خطای نرم در مدارات ترکیبی است که نشان داده می شود با افزایش فرکانس کار مدارها، اهمیتی بالاتر از خطای نرم در مدارات ترتیبی پیدا می کند. لذا بحث طراحی مدارهای ترکیبی به گونه ای که بتوانند در برابر خطای نرم مقاومت مناسبی داشته باشند، یکی از مباحث مهم و نوین در زمینه مقاوم سازی و کاهش خطای نرم بشمار می رود. هدف از اجرای این پایان نامه ارائه یک روش بهینه برای مقاوم سازی مدارات ترکیبی است. در این پایان نامه ابتدا به بررسی مفاهیم اولیه خطای نرم پرداخته و در رابطه با خطای نرم در مدارات ترکیبی صحبت خواهیم نمود. در ادامه شیوه های مختلف مقاوم سازی مدارات ترکیبی در برابر خطای نرم را مورد بررسی قرار خواهیم داد. به معیارهای مهم در حوزه مقاوم سازی در برابر خطای نرم اشاره نموده و نحوه محاسبه آنها را توضیح می دهیم. سپس به ارائه روش پیشنهادی می پردازیم.

هدف از این پژوهش بررسی فیلترهای stap و استفاده از ابزارهای طراحی و شبیه سازی پیشرفته مانند dsp builder و modelsim برای طراحی و پیاده سازی بر روی fpga های پر سرعت و پر تراکم امروزی است. بیش ترین بخش محاسباتی فیلتر stap را تجزیه qr تشکیل می دهد. از این رو تأکید بر نوعی طراحی پارامتری از تجزیه qr بوده است که تا حد امکان سخت افزار را درتراشه fpga موردنظر کاهش دهد ضمن اینکه بتواند محاسبات بیش تری را با صرف توان کم تر برآورده سازد. علاوه براین بخش های دیگر سیستم مانند جایگزینی پیش رو/ پس رو و هم چنین واحد تولید بردارهای هادی نیز مورد بررسی واقع شده اند. در این پایان نامه واحد تولید بردارهای هادی بر روی یک تراشه stratix iv پیاده سازی شده است.

الگوریتم انتقال میانگین، یکی از روش های کارا در زمینه ردیابی محسوب می شود. از آنجایی که این الگوریتم تنها مبتنی بر ویژگی رنگ است در صورت حضور چند شیء با رنگ مشابه در صحنه و یا تغییرات زیاد نور صحنه ، ردیابی به کمک الگوریتم انتقال میانگین با مشکل مواجه می شود. برای غلبه بر این مشکلات می توان از الگوریتم انتقال میانگین بر مبنای ترکیب دو یا چند ویژگی استفاده کرد. از آنجاییکه مسئله ردیابی بلادرنگ از اهمیت ویژه ای برخوردار است، این امر با استفاده از سخت افزارهایی با قابلیت پیکربندی مجدد با سرعت بالا، قابل پیاده سازی است. از آنجا که در فرآیند ردیابی سرعت، دقت و کارآیی برای ما اهمیت دارد، ارائه طرحی که شبیه سازی را با دقت و سرعت بیشتری انجام دهد، بسیار مفید می باشد. این تحقیق به طراحی ردیاب شیء متحرک بر مبنای دو ویژگی رنگ و لبه با استفاده از الگوریتم انتقال میانگین توسط زبان توصیف سخت افزار vhdl می پردازد.

چکیده ندارد.

چکیده ندارد.