چکیده اختلاط در بسیاری از فرآیندهای مهندسی شیمی نقش بسیار مهمی دارد. بنابراین بررسی این فرآیند و تقابل آن با واکنش های شیمیایی یکی از موضوعات جذاب در مهندسی شیمی می باشد. در این پایان نامه مدل سازی فرآیند اختلاط و اختلاط همراه با واکنش شیمیایی با استفاده از روش دینامیک سیالات محاسباتی (cfd) به عنوان یک روش مدل سازی و توموگرافی فرایندی به عنوان یک روش آزمایشگاهی مورد مطالعه قرار گرفته است. در این تحقیق، روش جدید توموگرافی فرایندی که قادر است تغییرات خاصیت مورد نظر را در یک سطح بررسی کند معرفی و بکار گرفته شده است. این پایان نامه شامل سه مطالعه موردی می باشد که دو مطالعه موردی آن در قالب طرح های صنعتی انجام شده اند. در ابتدا مروری جامع بر مطالعات انجام شده در زمینه اختلاط، اختلاط همراه با واکنش شیمیایی و همچنین توموگرافی فرآیندی صورت گرفته است و فرآیند های اختلاط و واکنش شیمیایی از دیدگاه تئوری مورد مطالعه قرار گرفته و روش های مدل سازی این فرآیند ها در مقیاس های مختلف، به تفصیل مورد بررسی قرار گرفته اند. پس از معرفی روش نوین توموگرافی فرآیندی، اساس و پایه ها و همچنین کاربرد های متنوع شاخه های مختلف این روش معرفی شده اند. با توجه به اینکه در این پایان نامه از توموگرافی مقاومت الکتریکی در مطالعه فرآیندهایی که دارای تغییرات هدایت الکتریکی هستند استفاده شده است، این روش به طور کامل بررسی شده و یک سیستم توموگرافی مقاومت الکتریکی(ert) 8 الکترودی طراحی و ساخته شده است و آزمایشات اولیه برای ارزیابی دقت سیستم مورد نظر بر روی آن صورت گرفته است. مطالعه موردی اول که مربوط به مدل سازی cfd اختلاط همراه با واکنش شیمیایی می باشد در قالب یک طرح صنعتی جهت خنثی سازی پساب بازی خروجی از نیروگاه بیستون کرمانشاه انجام شد. در این پروژه صنعتی تلاش شده است که مشکل زیست محیطی مربوط به این پساب بازی با خنثی سازی آن توسط تزریق اسید در ورودی مخزن و ایجاد اختلاط مناسب در داخل مخزن حل گردد. برای دستیابی به این هدف، مدل سازی اختلاط توسط جت سیال در مقیاس پایلوت و واقعی انجام شد. در مطالعات آزمایشگاهی و مدل سازی، هفت موقعیت مختلف برای نازل جت به گونه ای در نظر گرفته شد که کل مخزن را پوشش دهند. در آخر، با توجه به اطلاعات آزمایشگاهی و نتایج مدل سازی، بهترین موقعیت جهت بدست آوردن اختلاط مناسب و خنثی سازی پساب معرفی شد و پیشنهاد جهت پیاده سازی عملی سیستم اختلاط مناسب برای حل مشکل موجود ارائه گردید. در مطالعه موردی دوم، سیستم توموگرافی مقاومت الکتریکی ساخته شده برای مطالعه جریان های دوفازی در لوله های افقی و عمودی بکار گرفته شد. برای هرکدام از لوله های افقی و عمودی، سه رژیم مشهور جریان دوفازی توسط روش cfd مدل سازی شده و نتایج مربوط به مدل سازی به صورت کانتورهای فاز با تصاویر بازیابی شده حاصل از سیستم ert و همچنین تصاویر ثبت شده توسط دوربین دیجیتال هنگام انجام آزمایشات مورد مقایسه قرار گرفت. تطابق کیفی بسیار خوبی بین نتایج مدل سازی و هر دو دسته از تصاویرآزمایشگاهی مشاهده شد. در مطالعه موردی آخر، سیستم اختلاط همراه با واکنش شیمیایی در یک ظرف همزده با استفاده از مدل سازی cfd و توموگرافی مورد بررسی قرار گرفته است. با توجه به اینکه هدف استفاده از سیستم ert بوده است در این قسمت یک واکنش تشکیل رسوب در نظر گرفته شده که در طول انجام واکنش هدایت الکتریکی محلول تغییر می کند. با توجه به اینکه واکنش مورد نظر بسیار سریع می باشد، دقت سیستم توموگرافی 8 الکترودی برای انجام آزمایشات کافی نبوده و یک سیستم توموگرافی 16 الکترودی طراحی و ساخته شد. اثر پارامترهای همچون سرعت تزریق و سرعت همزدن بر روی نحوه پیشرفت واکنش مورد بررسی قرار گرفت. نتایج تطابق کیفی خوبی بین نتایج پیش بینی مدل سازی cfd و تصاویر بازیابی شده حاصل از سیستم توموگرافی را نشان می دهد. نتایج کلی پایان نامه نشان می دهد که مدل سازی cfd می تواند برای مطالعه فرآیندهای اختلاط و اختلاط همراه با واکنش که دارای نقش بسیار مهمی در عملیات صنعتی و فرآیندی مربوط به صنایع شیمیایی می باشد بکار گرفته شود. همچنین توموگرافی فرآیندی نیز می تواند به عنوان یک ابزار آزمایشگاهی برای توصیف رفتار فرآیند در یک سطح (و یا یک حجم) مورد استفاده قرار گیرد که دارای ارجحیت فراوانی نسبت به بقیه روش های آزمایشگاهی که فقط قادرند تغییرات را در یک یا چند نقطه ثبت کنند می باشد. در پایان، پیشنهادات برای انجام تحقیقات دیگر در این زمینه ارائه شده است.

افزایش کاربرد سیستم های کامپیوتری تعبیه شده در حوزه های مختلف، وابستگی زندگی بشر را به این گونه سیستم ها بیش از پیش افزوده است تا جایی که بروز اشکال (fault) و در نتیج? آن خطا (error)، در اغلب این سیستم ها صدمات جبران ناپذیری را به دنبال خواهد داشت. این گزارش، روشی در سطح معماری برای تصحیح اشکال های رخداد? یک بیتی و چندبیتی در خط لول? ریزپردازند? سیستم های تعبیه شده و مدارات داخلی آن ها ارائه می دهد. در قسمت عمد ه ای از این روش، کشف و تصحیح اشکال با کد همینگ صورت می گیرد. هدف عمد? این روش کنترل روند اجرای دستورهای برنامه است. در این روش که pfc (pipeline fault correction) نام دارد، قسمت عمد? سیستم کشف و تصحیح اشکال در خط لول? ریزپردازنده پیاده سازی شده است. pfc سه مکانیزم دارد. مکانیزم اول pfc که bmbc (branch multi-bits correction) نام دارد، محافظ دستورهای انشعاب بوده و قبل از این دستورها، یک دستور خاص درج می کند و قادر به تصحیح حداکثر 8 بیت اشکال همزمان در هر دستور انشعاب است. مکانیزم دوم pfc که osbc (opcode single-bit correction) نام دارد، محافظ کدعملیاتی کلیه دستورهای برنامه بوده و یک دستور خاص دیگر را هر شش خط یک بار در برنامه درج می کند و قادر به تصحیح اشکال های یک بیتی درکدعملیاتی کل دستورهای برنامه است. مکانیزم سوم pcc (program counter checking) نام دارد که با استفاده از روش مرسوم افزونگی، شمارند? ریزپردازنده را از بروز اشکال محافظت می کند. در این گزارش همچنین روش دیگری با نام mfc (memory fault correction) برای تصحیح اشکال های چندبیتی و نیز در مقایسه با روش pfc پیاده سازی شده است. این روش به دو صورت، یکبار با استفاده از کد همینگ و بار دیگر با کمک کد reed-solomon و صرفاً در حافظ? یک سیستم تعبیه شده ، پیاده سازی شده است. در این روش، کدهای تصحیح خطا به انتهای هر کلمه از حافظه افزوده شده اند. روش پیاده سازی با کمک کد همینگ به صورت مشابه مکانیزم bmbc، قادر به تصحیح 8 بیت اشکال همزمان در هر دستور یا داده از حافظه است. در حالت پیاده سازی با استفاده از کد reed-solomon، mfc قادر به تصحیح 12 بیت اشکال همزمان در هر کلمه از حافظه است. روش های pfc و mfc به طور مستقل بر روی ریزپردازند? openrisc طراحی و سنتز شده اند و نتایج ارزیابی این دو روش استخراج و مقایسه شده اند. نتایج ارزیابی تحلیلی نشان می دهد که پوشش تصحیح اشکال مکانیزم bmbc از روش pfc برای یک تا هشت اشکال همزمان در یک دستور انشعاب بین 100% تا 31/2% و در مکانیزم osbc از این روش برای یک اشکال در کدعملیاتی هر دستور100% است. در روش mfc با کد همینگ، احتمال میانگین برای کشف و تصحیح تا 8 بیت اشکال در یک کلمه از حافظه 755/44% است. در روش mfc با کد reed-solomon میانگین احتمال کشف و تصحیح تا 8 بیت اشکال همزمان در یک کلمه از حافظه 187/45% است. نتایج حاصل از سنتز ریزپردازنده بر روی تکنولوژی tsmc 0.18um، حاکی از آن است که در روش pfc، سخت افزار به کار رفته به میزان 10/11% و نیز توان مصرفی به میزان 81/3% نسبت به ریزپردازند? اولیه، افزایش یافته است. در روش mfc با کد همینگ، حجم سخت افزار و میزان توان مصرفی به ترتیب به میزان 14/13% و 26/14% نسبت به ریزپردازند? اولیه افزایش پیدا کرده است. این نتایج برای mfc با کد reed-solomon به ترتیب عبارتند از 53/28% و 15/32% . همچنین نتایج ارزیابی تجربی نشان می دهند که در روش pfc سربار حجم حافظه و سربار زمان اجرا نسبت به ریزپردازند? اولیه به ترتیب 67/31% و 98/35% است. در روش mfc سربار حجم حافظه 75% است.

بروز خرابی در پردازنده های نهفته با توجه به کاربرد گسترده آنها در سیستم های بحرانی-امن، مانند تجهیزات پزشکی، الکترونیک خودروها، سیستم های ارتباطی و تجهیزات کنترل صنعتی، می تواند عواقب جبران ناپذیری را به همراه داشته باشد. برای جلوگیری از بروز خرابی در این سیستم ها، روش های تحمل پذیری اشکال مانند کشف و بازگشت از خطا به صورت گسترده ای مورد استفاده قرار می گیرند. شیوه غالب بازگشت از خطا در سیستم های مبتنی بر تک پردازنده، بازگشت از خطای عقب گرد می باشد. روش های بازگشت از خطای عقب گرد مبتنی بر اجرای دوباره دستوراتی هستند که در اجرای عادی برنامه خطایی در آنها اتفاق افتاده است. دو واحد مهم و حساس در هر پردازنده شمارنده برنامه و فایل ثبات می باشد. اهمیت این دو واحد از آن جهت است که وقوع خطا در آنها می تواند به سرعت در پردازنده منتشر شود و منجر به بروز خرابی در سیستم شود. بر این اساس، در این پایان نامه به منظور افزایش قابلیت اطمینان پردازنده های نهفته، طرحی برای محافظت از شمارنده برنامه و فایل ثبات ارائه شده است. در این طرح ابتدا خطا توسط مکانیزم های پیشنهادی کشف خطای pced و rfed تشخیص داده می شود. مکانیزم pced به منظور کشف خطای روند اجرا در شمارنده برنامه و مکانیزم rfed به منظور کشف خطای داده در فایل ثبات ارائه شده است. در گام بعدی برای جلوگیری از بروز خرابی در سیستم، پردازنده توسط مکانیزم بازگشت از خطا، به حالتی معتبر در گذشته بازگردانده می شود. مهمترین ویژگی طرح ارائه شده، صفر بودن سربار زمانی ذخیره حالت پردازنده در مکانیزم بازگشت از خطا است. عدم تاخیر در ذخیره حالت پردازنده موجب افزایش احتمال اجرای به موقع برنامه در کاربردهای بی درنگ می شود. برای ارزیابی، طرح ارائه شده بر روی کد وریلاگ پردازنده openrisc 1200 پیاده سازی شده است و با تزریق خطای نرم افزاری (مبتنی بر شبیه سازی) مورد ارزیابی قرار گرفته است. نتایج ارزیابی نشان می دهد که مکانیزم pced قادر به کشف 8/97 % از خطاهای روند اجرای تزریق شده در شمارنده برنامه می باشد. سربار سخت افزار و میانگین سربار توان مصرفی این مکانیزم برای 3 برنامه محک، به ترتیب 05/0% و 09/0% می باشد. مکانیزم rfed قادر به کشف کامل خطاهای رخداده در فایل ثبات می باشد. سربار سخت افزار و توان مصرفی این مکانیزم نیز در حدود 1/0% و 14/0% اندازه گیری شده است. متوسط سربار کارایی مکانیزم بازگشت از خطا ارائه شده، در حدود 1/1 % بدست آمده است. در حالی که سربار سخت افزار طرح بازگشت از خطا تنها 3/5% می باشد و میانگین سربارتوان مصرفی این طرح در حدود 41/5% است. آزمایش ها با استفاده از ابزارهای شبیه سازی modelsim 6.5 se و icarus انجام شده است و ابزار synopsys design compiler برای سنتز و اندازه گیری توان مصرفی طرح ارائه شده، مورد استفاده قرار گرفته است.

با گذر زمان مسائلی که نیاز به پردازش دارند با روندی در حال رشد، بزرگ تر و پیچیده تر (از لحاظ محاسباتی) می شوند و در نتیجه با استفاده از توان پردازشی در دسترس، زمان مورد نیاز جهت پردازش آن ها بسیار طولانی خواهد شد. شبیه سازها و یا مسائلی که نیاز به شبیه سازی دارند از این دست مسائل هستند. با توجه به این رشد پیچیده گی مسائل، تقاضا برای افزایش توان پردازشی، بیشتر و بیشتر می شود. براورد قابلیت اطمینان سیستم های الکترونیکی و کامپیوتری نمونه ای از مسائلی است که امروزه به دلیل گسترش استفاده از این سیستم ها بسیار مورد توجه قرار گرفته است. استفاده از پردازنده کمکی یکی از بهترین روش های موجود جهت افزایش توان پردازشی است زیرا هزینه استفاده از آن زیاد نیست، توان پردازشی مناسبی ایجاد می کند و استفاده از آن امری نسبتا ساده است. اخیرا پردازنده های گرافیکی (graphic processor unit) ، به عنوان پردازنده های کمکی، در بسیاری از پردازش های حجیم که از نظر داده موازی هستند، استفاده می شوند. یکی دیگر از روش های افزایش توان پردازشی، استفاده از fpga (field programmable gate array) است. در این پایان نامه با استفاده از پردازنده گرافیکی و fpga به پیاده سازی و تسریع دو الگوریتم شناخته شده ی براورد قابلیت اطمینان (مدل مارکف و درخت خطا) پرداخته شده است. برای پیاده سازی این دو الگوریتم از روش شبیه سازی مونت کارلو استفاده شده است. برای پیاده سازی درخت خطا از مدل درخت زمان از کار افتادگی استفاده شده است. برای پیاده سازی مدل مارکف، مدل جدیدی با عنوان sptf ارائه شده است که از سرعت و دقت مناسبی برخوردار است. نتایج نشان می هد در پیاده سازی مدل مارکف با استفاده از پردازنده گرافیکی و fpga به ترتیب به تسریع 350 و 100 برابری نسبت به پیاده سازی نرم افزاری دست یافته ایم. همچنین در پیاده سازی درخت خطا با استفاده از این دو روش، تسریع 160 برابری برای پردازنده گرافیکی و تسریع 7 برابری برای fpga نشان دهنده ی برتری استفاده از این دو روش نسبت به پیاده سازی نرم افزاری است.

برای غلبه بر نیازهای روز افزون در زمینه الکترونیک و تکنولوژی استفاده از سیستم های چند پردازنده ای یک ضرورت اجتناب ناپذیر شده است. یکی از چالش های اصلی برای سیستم های چند پردازنده ای بحث ارتباطات هسته های پردازشی و حافظه ای می باشد. با پیشرفت تکنولوژی هر روز بر تعداد هسته های موجود در یک تراشه افزوده می شود به طوری که دیگر استفاده از روش های سنتی مانند گذرگاه مشترک یا اتصال نقطه به نقطه کارا و مقرون به صرفه نمی باشند. ایده شبکه روی تراشه برای غلبه بر این مشکل از طریق به کارگیری روش های موجود در شبکه های سنتی برای تراشه ها مطرح شده است. هرچه اندازه ها کوچک تر می شود احتمال بروز اشکال در سیستم ها و تراشه ها نیز بیشتر می شود. این مقوله برای شبکه روی تراشه نیز یک چالش اساسی محسوب می شود. بدین منظور در این پایان نامه به دنبال روش هایی هستیم که در کنار تحمل پذیری اشکال در شبکه روی تراشه پارامترهای کارایی و توان مصرفی را نیز در حد مطلوب حفظ نماییم. تحمل پذیری اشکال با توان و کارایی نسبت معکوس دارد. زیرا غالباً برای تحمل پذیر کردن یک سیستم در مقابل اشکال از افزونه ها استفاده می شود. یعنی بخش هایی از سیستم تکرار می شوند و یا بخش هایی به سیستم اضافه می شود تا در صورت بروز اشکال بخش های اضافه بتوانند عملکرد سیستم را حفظ نمایند. این بخش های اضافه توان را افزایش و کارایی را کاهش می دهند. بنابراین لازم است در بحث تحمل پذیری اشکال از روش هایی استفاده شود و یا تمهیداتی در نظر گرفته شود که تعادلی بین تحمل پذیری با توان و کارایی حاصل شود. در این پروژه این مطلب در نظر گرفته شده و روش هایی برای تحمل پذیری اشکال ارائه شده است که کارایی و توان سیستم را در حد مطلوب حفظ می نماید. برای کسب این هدف تحمل پذیری در هر دو حوزه اشکال دائم و گذرا بررسی شده و راه کارهایی برای هر کدام ارائه شده است. برای اشکال دائم یک الگوریتم مسیریابی جدید معرفی شده است. این الگوریتم از خاصیت ذاتی هم بندی توروس (torus) برای مسیریابی در دو جهت مثبت و منفی بهره می برد. از طریق این قابلیت برای هر انتقال 8 مسیر وجود خواهد داشت که الگوریتم مطرح شده با روش هایی کوتاه ترین مسیر امن از بین این 8 مسیر را انتخاب کرده و برای مسیریابی استفاده می کند. با افزودن متدهایی سربار پردازشی این روش به حداقل ممکن رسیده و در نهایت کارایی سیستم و انرژی مصرفی در حد مطلوب حفظ شده است. مدل اشکال دائم خرابی پورت می باشد. برای اشکال گذرا نیز یک مدل جامع اشکال در سطح سیستم برای شبکه روی تراشه در نظر گرفته شده و با بررسی منشاء هر اشکال راه کارهای مفیدی برای عبور از آن ارائه شده است. روش هایی مثل کد همینگ برای شمارنده بافرها و سرآیند بسته ها، سیگنال دریافت در انتقال ها، کد کشف خطا در کل بسته و شمارنده توالی بسته برای این منظور استفاده شده است. در این بخش نیز سبک بودن روش و حداقل تأثیر منفی بر کارایی و توان مدنظر بوده است. برای ارزیابی از سه شبیه ساز booksim، شبیه ساز خانگی نوشته شده با c# و سوم مدل طراحی شده با زبان توصیف سخت افزار vhdl و شبیه ساز modelsim استفاده شده است. نتایج عملی نشان داد که روش های مذکور کارایی مناسبی داشتند. روش اشکال دائم تا خرابی 10 درصد از کل شبکه عملکرد خود را حفظ نموده و در این حالت تنها 15 درصد سربار تاخیر بر شبکه اضافه می نماید. مقدار بسته های گمشده نیز در ترافیک 20 درصد و 10 درصد خرابی در شبکه کمتر از 2 درصد بوده است. برای اشکال گذرا نیز با تزریق 50 درصد از انواع خطاهای موجود در مدل استفاده شده در ترافیک 30 درصد نرخ بسته های گم شده کمتر از 8 درصد به دست آمده است.

امروزه از پردازنده ها و میکروکنترولرها در سیستم های تعبیه شده به شکل وسیعی استفاده می شود. تحقیقات نشان می دهند که نرخ رخداد اشکال در هر نسل از تراشه ها به دلیل کاهش اندازه قطعه و ولتاژ و همچنین بالا رفتن فرکانس کاری، تقریباً 8% افزایش می یابد و این مطلب ضرورت استفاده از روش های بهینه ی کشف و تصحیح خطا را برای بهبود قابلیت اطمینان و ایمنی سیستم های تعبیه شده، روزبه روز بیشتر می کند. مکانیزم های تشخیص خطای همروند می توانند به موقع خطای سیستم را کشف و از ادامه عملکرد نادرست سیستم جلوگیری نمایند. اگرچه ریزپردازنده های خاص منظوره asic) ( مختلفی برای رفع این مشکل طراحی و ارائه شده اند، ولی دلایلی مانند هزینه کمتر طراحی و ساخت، در دسترس بودن در بازار، هزینه کمتر نگهداری و ...، مهندسان را به استفاده از تراشه های عام منظوره تجاری (cots) در طراحی این گونه سیستم ها ترغیب کرده است. از آنجائیکه تراشه های cots مکانیزم های خاصی را جهت تحمل پذیری خطا در اختیار ندارند، لذا افزودن مکانیزم های کشف خطای (عمدتاً رفتاری) به این سیستم ها از جایگاه خاصی برخوردار است. یکی از مهم ترین روش های کشف خطای رفتاری که بالاترین پوشش کشف خطا را در میان این گونه روش ها دارد، روش های کنترل روند اجرا می باشد. در این رساله دو روش عام منظوره کنترل روند اجرای جدید برای سیستم های تعبیه شده مبتنی بر پردازنده های arm ارائه شده است. روش های پیشنهادی مطرح شده در این رساله شامل یک روش کنترل روند اجرای نرم افزاری به نام escfc و یک روش ترکیبی به نام essow می باشد. برای ارزیابی این روش ها، سه بار کاری ضرب ماتریس ها، مرتب سازی حبابی و مرتب سازی سریع پیاده سازی شده است. ارزیابی این روش ها توسط تزریق اشکال پیاده سازی شده با نرم افزار که از انواع روش های تزریق اشکال نرم افزاری می باشد، انجام پذیرفته است، بدین منظور تابع تزریق خطا با استفاده از روش تزریق در زمان اجرا، شمارنده برنامه را بر اساس الگوهای خطای تغییر در یک بیت و مدل های خطای تغییر چند بیتی mbu به صورتی که شمارنده برنامه همچنان در فضای حافظه مورد استفاده سیستم باقی بماند، تغییر می دهد. ارزیابی روش نرم افزاری توسط شبیه سازی با استفاده از ابزار visionµ بوده و در روش ترکیبی، ارزیابی بوسیله تزریق خطای نرم افزاری به صورت فیزیکی صورت گرفت. آزمایش های تجربی بر روی بورد حاوی پردازنده arm7tdmi نشان می دهد که 87/66% از خطاهای تزریق شده توسط مکانیزم های کنترل داخلی پردازنده شناسایی می شوند و در 13/33 % مواقع سیستم یا رخداد خطای روند اجرا کشف نکرده و به روند اجرای خود ادامه داده و یا دچار از کارافتادگی می شود. با استفاده از روش های escfc و essow قادر خواهیم بود به ترتیب به طور متوسط 12/95 و41/96 درصد از خطاهای روند اجرایی را که توسط مکانیزم های داخلی کشف نمی شوند را در مقابل سربار کارایی 23/63 و 68/67 درصدی، کشف کنیم.

استفاده از حافظه‏ها به عنوان بخشی اساسی از سیستم‏های مدارات مجتمع اجتناب ناپذیر است اما تأثیرات تشعشعات فضایی و تأثیرات الکترومغناطیسی بر این سیستم غیر‏قابل چشم‏پوشی است. در یک دسته‏بندی کلی تأثیر تشعشعات را می‏توان به دو دسته تقسیم کرد: دسته اول ناشی از برخورد ذرات مانند الکترون هاست که اثرات فرسایشی بر روی این مدارات دارد و در اصطلاح به آن اثرات یونیز کننده جمع شونده (total ionizing dose) می‏گویند و دسته دوم اثرات ناشی از برخورد ذرات پر انرژی مانند پروتون، نئوترن و ذرات آلفا می‏باشد که خود را به صورت واژگونی بیت‏های حافظه نشان می دهد.آن دسته از خطاهایی که سبب ایجاد تغییر در یک بیت از سلول حافظه می‏گردند اصطلاحاً واژگونی بیت بر اثر رخداد یکتا نامیده می‏شوند. روش های بسیاری برای مقابله با خطاهای تک رخدادی بیان و ارائه شده است اما اکثر این روش ها قابلیت مقابله با خطاهای چند رخدادی را ندارند درحالی که خطاهای چند رخدادی روزبه روز به مسئله ای جدی تری در محیط هایی که ذرات پرانرژی فراوانی دارد تبدیل شده است. رشد تکنولوژی به سمت تکنولوژی های میکرونی احتمال وقوع خطاهای چند بیتی را بسیار افزایش داده است. علت این مسئله کاهش سایز ترانزیستورها، کاهش ولتاژ تغذیه و بالا رفتن فرکانس کاری سیستم در مدارهای بسیار مجتمع است.احتمال وقوع خطاهای چند رخدادی برای تکنولوژی زیر 50nm از 10% نیز بیشتر است . از سویی دیگر بررسی ها نشان داده که 5% از خطاهای تک رخدادی قابلیت تبدیل شدن به خطاهای چند رخدادی را دارند. از سویی دیگر افزودن افزونگی در مدارات حافظه سبب افزایش شدید مصرف توان می گردد فلذا برقراری مصالحه ای بین مصرف توان و افزونگی بسیار مهم و حیاتی به نظر می رسد. در این رساله سعی شده است با ارائه لچ پایه مقاوم در برابر خطاهای تک رخدادی آن را در برابر خطاهای چند رخدادی نیز ایمن کنیم به گونه ای که از حیث مواجهه با خطاها پوشش 100 درصدی را در اختیار داشته باشیم و درعین حال مصرف توان را تا حدود 3 میکرو وات کاهش دادیم به گونه ای که لچ ارائه شده از حیث مصرف توان در سطح بسیار قابل قبولی قرار گرفته است. همچنین با پیاده سازی پردازنده لئون میزان سربار توان اعمالی لچ طراحی شده تقریباً 3% و با پیاده سازی یک مدار alu ساده میزان سربار توان لچ طراحی شده حدود 2% به دست آمد بدین ترتیب می توان از حیث کاربرد این لچ را در تمام مدارات تحمل پذیر اشکال بکار برد.

استفاده از راه حل های نرم افزاری برای کاربردهای شبکه ای مانند فیلتر بلوم، علیرغم انعطاف پذیری بالایی که دارند به دلیل کارایی پایین این روش ها خیلی مناسب نمی باشد. با بهره گیری از پیاده سازی سخت افزاری مبتنی بر fpga می توان به کارایی مورد نظر دست یافت. از طرفی امروزه استفاده از معماری های چند هسته ای به دلیل توان پردازشی بالای آنها به ویژه برای کاربردهای موازی افزایش یافته است. در این پژوهش دو معماری چند هسته ای به نام های معماری چند هسته ای با صف اشتراکی و معماری چند هسته ای با صف اختصاصی برای کاربردهای فیلتر بلوم و کد افزونه ی چرخشی به عنوان دو کاربرد شبکه ای پر استفاده، بیان شد و با کمک زبان توصیف سخت افزاری vhdl توصیف گردید. به علاوه، پرس وجوی بسته ها در فیلتر بلوم دارای قابلیت موازی ذاتی است که انگیزه ی استفاده از معماری های چند هسته ای برای پیاده سازی این کاربرد بوده است. معماری های پیشنهادی برای تعداد 1، 2، 4، 8 و 16 هسته پیاده سازی شد. نتایج پیاده سازی بر روی fpga نشان می دهد که معماری چند هسته ای با حافظه ی اختصاصی کارایی بهتری نسبت به معماری چند هسته ای با حافظه ی اشتراکی دارد، به علاوه به دلیل این که کد افزونه ی چرخشی کاربرد سبک تری نسبت به فیلتر بلوم است، توان پردازشی حاصل برای آن نیز بالاتر می باشد. کاربرد فیلتر بلوم بر روی پردازنده ی کارت گرافیک و همچنین بر روی cpu نیز اجرا گردید و نتایج با یکدیگر مقایسه شد. در حالتی که تعداد بسته های موجود در حافظه برای پردازش 16384 عدد بود، پردازنده ی کارت گرافیک نسبت به cpu تسریعی در حدود 274 برابر داشت. همچنین مقایسه ی معماری های چند هسته ای پیشنهادی با پردازنده ی کارت گرافیک برای کاربرد فیلتر بلوم نشان می دهد، برای حالت با 16 هسته، معماری اول (با صف اشتراکی) توان عملیاتی در حدود 5.5 برابر و معماری دوم (با صف اختصاصی) توان عملیاتی در حدود 7.1 برابر نسبت به پردازنده ی دارد.

افزایش روزافزون استفاده از سیستم¬های کامپیوتری در کاربردهایی که نیازمند سطح بالایی از اتکاپذیری هستند، مستلزم روش¬هایی برای بررسی صحت پارامترهای اتکاپذیری این سیستم¬ها است. یکی از مهمترین روش های ارزیابی اتکاپذیری، تزریق اشکال شبیه¬سازی شده در مدل¬های hdl است که انعطاف¬پذیری، قابلیت مشاهده و قابلیت کنترل بالایی در آزمون سیستم¬های دیجیتال فراهم می¬آورد. در این پایان¬نامه یک روش جدید برای تزریق اشکال در مدل¬های hdl ارائه شده است که نسبت به تکنیک¬های دیگر شبیه¬سازی تزریق اشکال به تغییرات اندکی در مدل hdl مدار نیاز دارد، سرعت بالایی در انجام آزمایشات تزریق اشکال فراهم می¬آورد و در زبان¬های توصیف سخت¬افزار vhdl و verilog قابل استفاده است. تکنیک ارائه شده از ویژگی جدیدی که در استاندارد 2008 زبان vhdl معرفی شده است، برای تزریق اشکال در مدل¬های vhdl استفاده می¬کند. این ویژگی استفاده از دستورات force و release در انتساب مقدار به سیگنال¬ها در مدل vhdl است که این امکان را فراهم می¬آورد که با تغییرات اندکی در کد منبع به آسانی اشکال¬ها در مدل hdl تزریق شوند. این دستورات در زبان verilog نیز وجود دارند که از همین روش برای تزریق اشکال در مدل¬های verilog نیز بهره گرفته شده است. . علاوه¬بر بهره¬گیری از انتساب¬های force و release در هر دو مدل vhdl وverilog برای تسریع عملیات تزریق اشکال از دستورات شبیه¬ساز¬های hdl نیز استفاده شده است. روش ارائه شده امکان تزریق اشکال های دائمی، گذرا و دوره¬ای بصورت تک¬بیتی و چند بیتی را فراهم می¬آورد. از آنجا که کاهش اندازه تکنولوژی ساخت، مدارهای cmos را در برابر ذرات آلفا و تشعشعات کیهانی حساس¬تر نموده است و در نتیجه احتمال رخداد چندین اشکال بصورت همزمان در چنین مدارهایی در¬حال افزایش است. بنابراین تزریق اشکال¬های چندرخدادی از اهمیت ویژه¬ای در روش¬های جدید تزریق اشکال برخوردار استیک ابزار تزریق اشکال نیز برای ارزیابی روش پیشنهادی ارائه شده است که امکان شبیه¬سازی و تحلیل داده¬های حاصل از شبیه¬سازی را فراهم می¬آورد و پارامترهایی مانند درصد خطاهای انتشار یافته، درصد خطاهای پنهان در سیستم و تأخیر انتشار خطا را استخراج می نماید. مدل hdl پردازنده 32 بیتی به نام dp32 برای ارزیابی روش پیشنهادی مورد استفاده قرار گرفته است تا نحوه انتشار خطا در این پردازنده مورد بررسی قرار گیرد و پارامترهای اتکاپذیری آن استخراج شود. 2000 اشکال تک¬بیتی و 7000 اشکال دوبیتی با استفاده از ابزار تزریق اشکال در alu، فایل ثبات¬ها، ثبات¬های عمومی و گذرگاه های این پردازنده تزریق شده¬اند. در هر اجرا تنها یک اشکال تک¬بیتی یا دوبیتی تزریق شده است. نتایج آزمایشات نشان می¬دهد که بسته به نوع اشکال¬ها، نوع بارکاری و مکان تزریق اشکال بین 7% تا 89% از اشکال¬ها بصورت خطا انتشار یافته¬اند. روش ارائه شده نسبت به دیگر روش¬های تزریق اشکال در مدل¬های hdl مانند عناصر خرابکار و جهنده¬ها سرعت بیشتری داشته و کمترین تغییرات را در مدل hdl نسبت به این روش¬ها فراهم می¬آورد.