چکیده طراحی و پیاده سازی سیستم کارت شبکه رینگ با سرعت 1gbps در تکنولوژی 0.35µ موضوع اصلی این پایان نامه است. هدف از این پایان نامه ارائه ساختار جدیدی برای کارت شبکه رینگ می باشد. در ساختار پیشنهادی هر کارت شبکه دارای دو پورت است. که هر یک از آنها به یکی از پورت های کارت شبکه دیگر وصل می شود. هر کدام از این پورت ها می تواند همزمان اطلاعات را ارسال و دریافت کند. به این ترتیب برای شبکه کردن چند کامپیوتر به هم فقط کافی است هر کامپیوتر به نزدیک ترین کامپیوتر موجود وصل شود. مزیت این روش کاهش چشم گیر کابل کشی و ساده تر شدن هر چه بیشتر ساختار شبکه است. رسانه انتقال استفاده شده از نوع کابل های twisted pair می باشد. هر کابل twisted pair دارای 4 زوج سیم به هم تابیده است. در هر پورت از این کارت شبکه از 2 زوج سیم برای ارسال و از دو زوج دیگر برای دریافت اطلاعات استفاده می شود. به این ترتیب در این ساختار یک کامپیوتر به طور همزمان می تواند با 4 کامپیوتر دیگر ارتباط بر قرار کند. نرخ ارسال اطلاعات در این ساختار 1gbps می باشد. از یک روش جدید کدینگ اطلاعات بر مبنای روش pam5 برای انتقال اطلاعات استفاده شده است. از 5 سطح ولتاژ مختلف برای ارسال اطلاعات روی خط استفاده شده است. در هر سیکل کلاک 2 بیت داده روی خط ارسال می شود. در تعداد فرد تکرار داده ها از سطح ولتاژ خاصی در این روش استفاده شده است که باعث می شود سیگنال ارسال شده دارای تعداد کافی تغییر حالت ها باشد و در نتیجه در گیرنده بتوان به راحتی کلاک فرستنده را از این سیگنال استخراج کرد. فرکانس کلاک برای ارسال اطلاعات برابر 500mhz است. در نتیجه نیاز به خط انتقالی با پهنای باند حداقل 250mhz داریم. برای خط انتقال از کابل هایcat6 و یا بالاتر می توان استفاده کرد. برای تشخیص خطاهای احتمالی در ارسال اطلاعات از روش تشخیص خطای crc-32 استفاده شده است. ساختار جدیدی برای پیاده سازی پارالل این روش تشخیص خطا ارائه شده است که باعث افزایش سرعت محاسبات مورد نظر می شود. تمامی بلوک های طراحی شده در نرم افزار matlab و hspice شبیه سازی شده است. ساختار کلی یک station در نرم افزار matlab شبیه سازی شده است.

در این پایان نامه انواع مبدل های قدرت dc به ac مورد بررسی قرار گرفته و راهکارهایی برای بهبود عملکرد اینورترها ارائه گردیده است و با ارائه ی طرحی نو برای این ساختارها معایب اینورترهای موجود برطرف شده است. اینورترها به طور گسترده در سیستم های منبع تغذیه بدون وقفه (ups)، درایو کردن موتورهای ac، گرمایش القایی و غیره استفاده می شوند. در بسیاری از کاربردها حجم کم و سبک بودن اینورتر از جمله پارامترهای مهم آن می باشد لذا ساخت اینورتر بدون داشتن ترانس حجیم و وزن بالا و با هزینه کم باعث کاربرد وسیعتر و بهینه ی آن در کاربردهای مختلف می شود. در این پایان نامه پس از توضیح مختصر در مورد انواع مدولاسیون و اینورتر، در دو روش مراحل طراحی کنترلر این اینورتر خاص که با آرایه خازنی یک ولتاژ سینوسی را در خروجی تولید میکند، بررسی شده است و مدارات جدیدی ارائه شده است. کل سیستم قدرت نیز توسط power simulator و orcad شبیه سازی شده است. کنترلر طراحی شده با مدارات cmos در تکنولوژیum5/0 مربوط به شرکت csms پیاده سازی و آماده ساخت شده است. فایل های استخراج شده از نرم افزار cadence با استفاده از نرم افزار hspice شبیه سازی گردیده است که نتایج، کارکرد صحیح مدار را نشان می دهد.

در این پایان نامه طراحی جدیدی برای کنترلر فازی mixed-signal با قابلیت برنامه پذیری بالا در پروسه cmos وتکنولوژی 0.35µm جهت کاربرد های general purpose با توان مصرفی و area پایین و سرعت و دقت بالا ارائه شده است. ورودی این ساختار ولتاژ با قابلیت تغییر رنج ورودی بوده بنابراین به شکل مطلوبی قابلیت ارتباط با سنسورها و ادوات اندازه گیری را در ورودی کنترلر خواهد داشت. برای پیاده سازی این ایده، ساختار جدیدی برای مدار فازی ساز ارائه شده است که به طور هم زمان از مدارات آنالوگ برای کاهش سطح و توان مصرفی و بدست آوردن سرعت و دقت بالا و از سیگنال های دیجیتال برای افزایش قابلیت برنامه پذیری برای تغییر شیب و موقعیت توابع عضویت استفاده شده است. در ساختار جدید بخشی از بلوک های فازی ساز و بلوک inference engine با یکدیگر ادغام شده تا هدف کاهش توان مصرفی و area را به طور مطلوبی برآورده سازد. این کنترلر دارای دو ورودی و یک خروجی می باشد که ورودی ها توسط چهار تابع عضویت می تواند شکل های هم زمان s ، z ، مثلثی و ذوزنقه ای را با قابلیت برنامه پذیری بالا تولید کند . برای ترکیب antecedent ها در بخش inference engine از روش min-max استفاده شده است. در بلوک defuzzifier با استفاده از مدارات translinear-loop به دقت بالایی برای تبدیل دیتای فازی به crisp رسیده ایم و خروجی در انتهای این ساختار به صورت ولتاژ می باشد. در نهایت، نتایج شبیه سازی با 16 عدد rule به صورت سیستماتیک توسط نرم افزار matlab و شبیه سازی مداری توسط نرم افزار hspice برای تک تک بلوک ها و کل سیستم کنترلر فازی انجام شده است. layout کنترلر ارائه شده در بر گیرنده سطح 0.5mm2 می باشد و تأخیر سیستم برابر با 100ns بوده که سرعتی معادل با 10 mflips را نتیجه می دهد. توان مصرفی کل سیستم برابر با 4.5mw بوده که نشان دهنده توان مصرفی پایین کنترلر طراحی شده می باشد.

امروزه نظارت پیوسته بر ضربان قلب راهی موثر برای جلوگیری از حملات ناگهانی قلب می باشد. الکتروکاردیوگرام (ecg)، یکی از تکنیک های مفید برای نظارت بر قلب می باشد که از طریق آنالیز ویژگی های استخراج شده از سیگنال های ecg می توان به انواع نارسایی های قلبی پی برد. در این پایان نامه از شبکه عصبی (bbnn) برای طبقه بندی دو نوع سیگنال st و vt استفاده شده است که سیگنال اول، بی نظمی نرمال یا بی خطر و سیگنال دوم، سیگنال غیر نرمال یا نشان دهنده نارسایی قلبی می باشد. برای این کار ابتدا ساختار داخلی و کلی شبکه توسط الگوریتم تکاملی جدید بهینه سازی شده و درنهایت شبکه تعلیم یافته پیاده سازی مداری شده است. از آنجائیکه تاکنون پیاده سازی سخت افزاری این نوع شبکه تنها توسط fpga صورت گرفته است که مساحت اشغالی و توان مصرفی بالایی دارند، در این پایان نامه سعی بر طراحی مداراتی در تکنولوژی cmos شده است که نسبت به fpga ها، هم توان مصرفی کمتر دارند و هم فضای کمتری را اشغال می کنند. تمامی مدارات طراحی شده در پروسه 0.35µm توسط نرم افزار cadence، layout شده و توسط نرم افزار hspiceشبیه سازی شده اند. کل توان مصرفی سیستم ارائه شده 5mw بوده و کل مساحت اشغال شده بر روی چیپ کمتر از 0.5mm2 می باشد.

شبکه های عصبی سلولی (cnn ) قبلا برای بسیاری از کاربردهای پردازش تصویر و تشخیص الگو استفاده می شده است. شبکه عصبی سلولی یک عنصر بسیار موثر در کاربردهای پردازش تصویر می باشد . با این وجود در هر مرحله ای از پردازش تصویر وتشخیص الگو با استفاده ازشبکه عصبی سلولی خیلی پارامترهای نامشخص و گنگ وجود دارد. تئوری سیستم های فازی با استفاده از قوانین ریاضی این نامشخصی ها و گنگی ها را مرتفع می کند. تئوری سیستم فازی در cnn ترکیب شده است تا یک شیوه جدید در پردازش تصویر و تشخیص الگو به وجود آید که در این شیوه شبکه های عصبی سلولی با استفاده از قوانین فازی کار می کنند. cnn فازی ابزار قدرتمندی برای مسائل پردازش تصویر محسوب می شود. در این پایان نامه ما نوعی خاصی از شبکه fcnn را که سلول های تشکیل دهنده آن موسوم به fcnn multiplicative type 2 هستند را مورد بررسی قرار داده و سلولی بهینه شده و جدید ارائه کردیم و این سلول جدید را در قالب شبکه ایی آزمایشی به کار بردیم. برای پیاده سازی سخت افزاری از تکنولوژیum 0.35 cmosو منبع 3.3 ولت استفاده کردیم. سلول بهینه شده دارای ضرب کننده و ماکزیمم گیر و مینیمم گیر جدید با تعداد ترانزیستور و تاخیر کمتری می باشد. نتایج بدست آمده از کل شبکه و سلول نشان از صحت عملکرد مدارت طراحی شده دارد.

با پیشرفت و همگانی شدن کامپیوترها، نیاز برای انتقال داده به کامپیوترها افزایش پیدا کرد. پورت ها وسیله ای برای ارتباط با device های جانبی متنوع از جمله کیبورد، میکروفون و ... هستند. با گذشت زمان پورتها به منظور پشتیبانی از گستره وسیعی از device ها، پیشرفته تر و کابردی تر شدند. با روی کار آمدن پورت usb دراواسط دهه 1990، این پورت توانست جایگزین سایر پورت های موجود شود چراکه این پورت ها به تنوع نامحدودی از device ها اجازه ارتباط از طریق پورتهای یکسان را می داد و در عین حال کامپیوترها می توانستند به راحتی با نصب درایورهای مورد نیاز برای device های متصل شده به کامپیوتر، بدون اهمیت به این نکته که وسیله جانبی متصل شده از چه نوعی است، به برقراری ارتباط بپردازند و این تفاوت پورت های usb با سایر پورتهای موجود بود چرا که در گذشته device های مختلف نیازمند پورتهای مختلف برای ارتباط و شناسایی توسط کامپیوترها بودند. در این پایان نامه به بررسی ساختارها در لایه فیزیکی usb 3.0 در هر دو سمت فرستنده و گیرنده در پروسه 0.18?m در تکنولوژی cmos با سرعت 2.5 gb/s (به دلیل محدودیتهای پروسه) پرداخته ایم. در ابتدا هشت بیت داده ورودی وارد بلوک کد گذاری رندومی به نام scrambler خواهد شد. این کار با حذف الگوهای تکراری در طول یک رشته از داده باعث توزیع انرژی در رنج گسترده ای از طیف و کاهش نویز الکترو مغناطیسی (emi) خواهد شد. سپس این کد وارد بلوکد کد گذاری 8b/10b می شود. سربار کوچک اضافه شده در این سیستم کدگذاری به ایجاد کدی با سطح متوسط dc صفر منجر می شود که این کار به عملکرد بهتر مدارات آنالوگ در مسیر سیگنال کمک می کند و به علاوه بازیابی کلاک از روی داده امکان پذیر می شود. نهایتا داده کد شده به یک رشته داده سریال تبدیل و ارسال خواهد شد. در بخش گیرنده برای بازیابی داده اصلی، برعکس عملیات انجام گرفته در سمت فرستنده انجام خواهد شد. در این بخش از یک elastic buffer برای تبدیل از حوزه فرکانسی فرستنده به حوزه فرکانسی گیرنده استفاده شده است.

شبکه با توپولوژی linear، شامل 4 نرون و هر نرون دارای 3 وزن آنالوگ مرتبط با ورودی 3-بعدی است. ورودی و خروجی شبکه بصورت ولتاژ می باشد که موجب سادگی در اتصال به سایر ادوات می گردد. برای پیاده سازی این شبکه یک مدار محاسبه فاصله(dmc) برای سنجش میزان شباهت نرون به دیتای ورودی آنالوگ، بر اساس یک راهکار جدید ارائه شده است. برای یافتن نرون برنده از ساختار(wta) و همچنین برای به روز رسانی وزن های نرون برنده از مکانیزم آپدیت (awc) استفاده شده است. با استفاده از بلوک های آنالوگ در طراحی این شبکه عصبی، علاوه بر حفظ سادگی، مدارات کم حجم با سرعت بالا و توان مصرفی پایین طراحی شده است. نتایج شبیه سازی مدارات با نرم افزار hspice برای تک تک بلوک ها و کل سیستم شبکه عصبی ارائه شده است که نشانگر بهبود سرعت و توان مصرفی می باشد .این شبکه در مساحتی کمتر از 0.017 mm2 layout شده است و توان مصرفی برابر 5.28 mw از منبع تغذیه 3.3 v می باشد. تاخیر کلی سیستم در طبقه بندی 25 الگوی آموزشی رنگ، برابر300 ns بوده که data rate برابر 3.4 ms/s را نتیجه می دهد .

در این پایان نامه مزایا و معایب انواع مبدل های dc-dc مورد بررسی قرار خواهد گرفت و بهترین گزینه برای طراحی از نقطه نظر توان مصرفی، سطح اشغال شده چیپ وهمچنین سرعت پاسخ گویی مدار برای انتخاب مد نظر خواهد بود. مبدل مورد بررسی در این پایان نامه مبدل boost با توان خروجی 200 میلی وات میباشد که ولتاژ 1.8ولت ورودی را تبدیل به ولتاژ 3.3 ولت خواهد نمود، در ضمن برای طراحی از خازن و سلف هم بهره خواهیم برد که با توجه به روش استفاده و شرایطی که در بلوک های مختلف به وجود می آوریم به خازن با ظرفیت پایین و سلف با اندوکتانس به مراتب کمتر از طراحی های قبلی نیاز خواهیم داشت که هم سلف و هم خازن را داخل چیپ طراحی میکنیم که مشکلات قطعات جانبی مورد استفاده در اکثر طراحی مبدل ها را نداشته باشیم. ولتاژ و توان برای بلوکهای مختلف به نحوی طراحی شده است تا کمترین توان تلفاتی را برای بهترین راندمان داشته باشیم. کلیه layout و شبیه سازی های ارائه شده در تکنولوژیcmos 0.18µm میباشد.

اسیلاتور های کنترل شونده با ولتاژ به طور گسترده ای در مدارات فرستنده و گیرنده ی بی سیم و نیز مدارات بازیابی دیتا در ارتباطات سیمی به کار می روند. تقریبا درهر ساختار ارتباطاتی که بر اساس سیگنال های i و q طراحی شده باشد، از این سیگنال ها ، جهت مدولاسیون ، دمدولاسیون و حذف image استفاده می گردد. روش های مختلفی جهت تولید سیگنال های i و q استفاده شده است.یکی از این روش ها، استفاده از شبکه rc-cr می باشد[1-4].به علت عدم تطبیق کامل مقاومت ها دراین روش، سیگنال های i و q تولید شده، دارای دقت پایین خواهند بود. همچنین استفاده از ترکیب اسیلاتور با تقسیم کننده‏های فرکانسی یکی دیگر از این روش هاست. در این روش، علاوه بر اینکه نیاز به یک اسیلاتور با فرکانس بالا می باشد، خطای فاز نیز به شدت به ورودی این اسیلاتور حساس خواهد بود. همچنین استفاده از ساختار اسیلاتور های حلقوی به دلیل نویز فاز بالا و توان مصرفی بالا مناسب نخواهد بود[5]. در نتیجه، با توجه به پایین بودن توان مصرفی و نویز فاز اسیلاتور های lc ،در این پایان نامه از این ساختار استفاده شده است ومدار پیشنهادی برای فرکانس مرکزی 4ghz با منبع ولتاژ ??.?? ولت در تکنولوژی m µ????.?? cmos طراحی شده است. در این پایان نامه، میزان توان مصرفی کل مداربه همراه ساختارهای فیدبک36.2mw می‏باشد. همچنین، میزان jitter بدست آمده کمتر از ??پیکو ثانیه ودرحدود 0.48 پیکو ثانیه می باشد. در این ساختار، خطی بودن سیگنال های خروجی بعد از بافر نیز تا thd~6??db افزایش می یابد. در این پایان نامه ، جهت تولید سیگنال های i و q ، از دو اسیلاتور با ترانزیستورهای coupling استفاده شده است که به صورتparallel-qvco وصل شده اند. برای پایین آوردن میزان نویز فازو jitter نیز اندازه ترانزیستورهای اصلی و coupling به یک اندازه در نظر گرفته شده اند. همچنین برای اندازه گیری میزان jitter ، منبع تغدیه را به صورت نویزی و با هارمونیک هایی برابر با ضرایب هارمونیک هایی از فرکانس مورد طراحی شده ی مدار تا 15ghz در نظر گرفته ایم که میزان jitter بدست آمدهکمتر از ??پیکو ثانیه می باشد. از جمله روش های دیگر که ترانزیستورهای coupling وصل می شوند، به صورت سری قرار گرفتن آن ها با مدار اصلی می باشد[6] و [7]. در این روش، با وجود نویز فاز و توان مصرفی پایین، swing خروجی محدود شده و میزان خطی بودن سیگنال های خروجی کاهش یافته و مقدار tuning فرکانس سیگنال های خروجی نیز کمتر می شود. از جمله روش هایی که برای تنظیم سیگنال های i و q و کاهش خطای فاز آن ها به کار می رود، اعمال ولتاژهای تنظیم کننده ی سیگنال های i و qاز خارج از سیستم (ساختار ptic-qvco [8]) می باشد. ولی در ساختار پیشنهادی به جای استفاده از ولتاژهای تنظیم کننده ی بیرونی، از دو ساختار فیدبک داخلی جهت تنظیم سیگنال های i و qاستفاده شده است. خطاهای به وجود آمده می توانند ناشی از عدم تطبیق ترانزیستورها و یا عدم تطبیق سلف ها و varactor ها باشند. ساختار اول، بر مبنای عمل انتگرال گیری می باشد. در این روش از سیگنال های خروجی انتگرال گیری کرده و از طریق فیدبک و اعمال جریان ، میزان خطای فاز ناشی از جابه جایی سیگنال ها بهبود داده می شود. ساختار دوم، نیزبر مبنای عمل یکسوسازی و تولید سیگنال های تصحیح خطا و اعمال آن ها از طریق ساختارهای varactorهای دوم می باشد. در ساختار دوم، از طریق تصحیح دامنه ، میزانخطا کاهش داده می شود. خاطر نشان می شود که از ساختارهای varactorهای اول، جهت tunning فرکانس سیگنال های خروجی استفاده می شود. در طراحی این varactor ها از ساختار دیفرانسیلی استفاده شده است تا هم میزان اعوجاج کاهش یابد و نیز مقدار tuning فرکانس سیگنال های خروجی تا مقدار ????.??% افزایش یابد. همچنین در ساختار دوم ، ساختارopamp جدیدی نیز ارائه شده است که به گین ????.??db و pm = و wunity = ??.????ghz رسیده است. در این روش، با بهره گیری از دو ساختار بالا،میزان خطای فاز به کمتر از 1??. درجه رسانده شده است.

طراحی فیلترهای فرکانس بالا و مدارات تیون مورد نیاز بسیار دشوار می باشد فیلترهای gm-c که جز سریعترین فیلترهای اکتیو به حساب می آیند معمولا در فرکانس هایی نزدیک 300 مگاهرتز کار می کنند و به ندرت به سرعت بالاتر از آن می رسند. در این کار طراحی و روابط حاکم بر فیلتر پیشنهادی در مرجع [3] بررسی شده است تحلیل های کیفی و مواردی که باید در استفاده از این فیلتر در نظر گرفته شود ذکر شده است. با توجه به این که بسیاری از روش های موجود برای ثابت نگه داشتن ضریب کیفیت این مدار کارایی ندارد روش ساده ولی کارآمدی برای تیون کردن ضریب کیفیت مدار پیشنهاد شده و بلوک های مختلف و مشکلات احتمالی در طراحی کل سیستم با جزییات بحث شده است. سیستم نهایی در پروسه 0.35 مایکرون پیاده سازی شده است. شبیه سازی ها و مقایسه عملکرد کلی سیستم با مدارات منتشر شده نشان می دهد که مدارات طراحی شده از نظر سرعت و سادگی منحصر به فرد می باشد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

fuzzy logic has been developed over the past three decades into a widely applied techinque in classification and control engineering. today fuzzy logic control is one of the most important applications of fuzzy set theory and specially fuzzy logic. there are two general approachs for using of fuzzy control, software and hardware. integrated circuits as a solution for hardware realization are used since the late 1980s. in this way two types of implementations, analog and digital are possible. in this dissertation we design an analog fuzzy logic controller chip. in this design we propose two novel analog circuits for fuzzifeir and defuzzifeir interfaces. finally we construct a two-input one-output fuzzy logic controller in a 3 3 configuration with 9 rules and test it in some aspects to confirm its performance. inputs can be have three part membership functions that are tuneable. also 9 rules are accessible and tuneable. all of tests are done using hspice, and simulation results indicate full functionality. this structure can be implemented in less than 0.7 mm2 in a 1.2 m double-metal cmos technology.

یکی از زمینه های کاربرد منطق فازی سیستمهای کنترل می باشد. دو روش برای استفاده از کنترل فازی در یک سیستم وجود دارد: نرم افزاری و سخت افزاری، پیاده سازی سخت افزاری به دو روش مدارات گسسته و مدارات مجتمع انجام می گیرد. در مدارات مجتمع پیاده سازی به سه روش امکان پذیر است: آنالوگ، دیجیتال و ‏‎mixed-signal‎‏ که هر کدام مزایا و معایبی دارند در نتیجه هر روش برای هدف خاصی مفید می باشد. تراشه کنترلر طراحی شده نتیجه یک مدار فازی کننده جدید به همراه حالت برنامه پذیر آن، یک استراکچر جدید برای مدار کمینه یاب، بیشینه یاب با دقت بسیار بالا و در نهایت یک مدار غیرفازی کننده جدید با سرعت بالا می باشد. قابلیت های برنامه پذیری با استفاده از تکنیک های دیجیتال به مدار اضافه شده است.ورودیهای مدار دارای سه تابع عضویت ذوزنقه ای یا مثلثی شکل می باشند. عمل استنتاج فازی به روش ‏‎min-product‎‏ انجام گرفته و توابع خروجی به صورت ‏‎singleton‎‏ در نظر گرفته شده اند . همچنین برای غیرفازی کردن از روش ‏‎coa‎‏ استفاده شده است.

سه مبدل ‏‎dc‎‏ به ‏‎dc‎‏ برای کاربردهای متحرک پیشنهاد گردیده که تمام اجزا آن در داخل چیپ می باشد. افیشنسی توان آنها بالاست و جهت پیاده سازی طرحهای کاهش توان مصرفی مناسب می باشند.

این پایان نامه ، شامل طراحی و شبیه سازی یک ‏‎pll‎‏ ، با توان مصرفی کم و ‏‎jitter‎‏ پائین در رنج فرکانسی ‏‎1ghz-2ghz‎‏ ، در تکنولوژی ‏‎cmos,0/35um‎‏ می باشد.به منظور بدست آوردن فرکانس بالا و توان مصرفی کم ، یک اسیلاتورحلقوی با دو ‏‎delay stage‎‏ معرفی می شود.ساختار دیفرانسیلی این اسیلاتور موجب کاهش نویز تغذیه تزریق شده به مدار می گردد. علاوه بر آن بخاطر ‏‎swing‎‏ ولتاژ بالا، ‏‎phase noise‎‏ در مدار به میزان قابل توجهی کم می گردد. آشکارساز فاز ارائه شده می تواند در فرکانس های بالا ، در یک مدار ‏‎clock/data recovery‎‏ کار کند. مزیت این مدار بر طرحهای قبلی این است که بخاطر استفاده نکردن از مدارات ترتیبی سرعت آشکارسازی اختلاف دو لبه پالس ، به میزان قابل توجهی بالا می رود. به علاوه با استفاده از یک مدار آشکارساز فاز اضافی با کنترل جریان مدار ‏‎charge pump‎‏ ، پهنای باند ‏‎pll‎‏ قابل کنترل خواهد بود. این خاصیت به ما امکان می دهد که در زمان ابتدای روشن شدن ‏‎pll‎‏ پهنای باند حلقه را زیاد کنیم تا بتوانیم به زمان ‏‎acqisition‎‏ مناسب برسیم. پس از اینکه حلقه قفل شده با کم کردن پهنای باند از عبور نویز سوار بر پالسهای ورودی ، تا حد امکان جلوگیری کرده ، ‏‎jitter‎‏ حاصل از نویز ورودی در خروجی را کاهش می دهیم. نتایج شبیه سازی نشان می دهد که این مدار توان معادل ‏‎10.5mv‎‏ از یک منبع ‏‎3.3v‎‏ مصرف می کند . زمان ‏‎acquistion‎‏ ، ‏‎30ns‎‏ است.

این پایان نامه شامل طراحی و شبیه سازی یک ‏‎pll‎‏ ، با توان مصرفی کم و ‏‎jitter‎‏ پائین ، و در رنج فرکانسی ‏‎1ghz-2ghz‎‏ ، در تکنولوژی ‏‎cmos,0.35um‎‏ می باشد.