با توجه به پیشرفت روز افزون سیستم های دیجیتال در همه زمینه های فناوری از جمله مخابرات مدرن و از طرف دیگر ماهیت آنالوگ سیگنالهای موجود در طبیعت نیاز بسیار وسیعی به مبدلهای آنالوگ به دیجیتال و دیجیتال به آنالوگ با مشخصات دینامیک و استاتیک مختلف وجود دارد. از آنجا که مبدلهای آنالوگ به دیجیتال مهمترین گلوگاه در مدارات دیجیتال با ورودی آنالوگ محسوب می شوند از این رو تلاشهای فراوانی برای افزایش سرعت نمونه برداری مبدلها با دقتی در حدود 10 تا 11 بیت انجام گردیده است . یکی از راههای افزایش سرعت مبدلها استفاده از روش time interleave می باشد . این مبدلهای multi-channel در کنار افزایش سرعت نمونه برداری نسبت به مبدلهای single-channel دارای توان مصرفی زیاد و یا مشخصات دینامیکی پائین (از جمله sndr) می باشند. بنابراین برای کاربردهای کم مصرف مناسب نمی باشند. لذا نیاز به طراحی مبدل single-channel با دقت و resolution بالا وجود دارد. از این رو در این پایان نامه برای طراحی مبدل single-channel 10بیتی با سرعت نمونه برداری 5/62 میلیون نمونه در ثانیه در پروسس 0.35?m cmos روش جدیدی پیشنهاد و ارائه شده است. این روش که ترکیبی از دو ساختار pipeline متداول و ساختار sub ranging می باشد باعث افزایش سرعت نمونه برادری و همچنین کاهش توان مصرفی نسبت به ساختارهای متداول گردیده است. مبدل طراحی شده برای ورودی سینوسی با فرکانس 8/8 مگا هرتز در رنج دمائی بین c°40- تا c°125 برای تمام گوشه ها و همچنین برای دمای ثابت c°25 نسبت به تغییرات فرکانس سیگنال ورودی برای تمام گوشه ها مورد تست قرار گرفته است . توان مصرفی مبدل آنالوگ-دیجیتال پیشنهادی از منبع تغذیه 3/3 ولتی برابر 122 میلی وات می باشد. شایان ذکر است در این پایان نامه به منظور کاهش زمان طراحی مبدل از روشهائی همچون scale down کردن طبقات گین برای بهینه کردن توان مصرفی استفاده نشده است.

چکیده طراحی و پیاده سازی سیستم کارت شبکه رینگ با سرعت 1gbps در تکنولوژی 0.35µ موضوع اصلی این پایان نامه است. هدف از این پایان نامه ارائه ساختار جدیدی برای کارت شبکه رینگ می باشد. در ساختار پیشنهادی هر کارت شبکه دارای دو پورت است. که هر یک از آنها به یکی از پورت های کارت شبکه دیگر وصل می شود. هر کدام از این پورت ها می تواند همزمان اطلاعات را ارسال و دریافت کند. به این ترتیب برای شبکه کردن چند کامپیوتر به هم فقط کافی است هر کامپیوتر به نزدیک ترین کامپیوتر موجود وصل شود. مزیت این روش کاهش چشم گیر کابل کشی و ساده تر شدن هر چه بیشتر ساختار شبکه است. رسانه انتقال استفاده شده از نوع کابل های twisted pair می باشد. هر کابل twisted pair دارای 4 زوج سیم به هم تابیده است. در هر پورت از این کارت شبکه از 2 زوج سیم برای ارسال و از دو زوج دیگر برای دریافت اطلاعات استفاده می شود. به این ترتیب در این ساختار یک کامپیوتر به طور همزمان می تواند با 4 کامپیوتر دیگر ارتباط بر قرار کند. نرخ ارسال اطلاعات در این ساختار 1gbps می باشد. از یک روش جدید کدینگ اطلاعات بر مبنای روش pam5 برای انتقال اطلاعات استفاده شده است. از 5 سطح ولتاژ مختلف برای ارسال اطلاعات روی خط استفاده شده است. در هر سیکل کلاک 2 بیت داده روی خط ارسال می شود. در تعداد فرد تکرار داده ها از سطح ولتاژ خاصی در این روش استفاده شده است که باعث می شود سیگنال ارسال شده دارای تعداد کافی تغییر حالت ها باشد و در نتیجه در گیرنده بتوان به راحتی کلاک فرستنده را از این سیگنال استخراج کرد. فرکانس کلاک برای ارسال اطلاعات برابر 500mhz است. در نتیجه نیاز به خط انتقالی با پهنای باند حداقل 250mhz داریم. برای خط انتقال از کابل هایcat6 و یا بالاتر می توان استفاده کرد. برای تشخیص خطاهای احتمالی در ارسال اطلاعات از روش تشخیص خطای crc-32 استفاده شده است. ساختار جدیدی برای پیاده سازی پارالل این روش تشخیص خطا ارائه شده است که باعث افزایش سرعت محاسبات مورد نظر می شود. تمامی بلوک های طراحی شده در نرم افزار matlab و hspice شبیه سازی شده است. ساختار کلی یک station در نرم افزار matlab شبیه سازی شده است.

در این پایان نامه انواع مبدل های قدرت dc به ac مورد بررسی قرار گرفته و راهکارهایی برای بهبود عملکرد اینورترها ارائه گردیده است و با ارائه ی طرحی نو برای این ساختارها معایب اینورترهای موجود برطرف شده است. اینورترها به طور گسترده در سیستم های منبع تغذیه بدون وقفه (ups)، درایو کردن موتورهای ac، گرمایش القایی و غیره استفاده می شوند. در بسیاری از کاربردها حجم کم و سبک بودن اینورتر از جمله پارامترهای مهم آن می باشد لذا ساخت اینورتر بدون داشتن ترانس حجیم و وزن بالا و با هزینه کم باعث کاربرد وسیعتر و بهینه ی آن در کاربردهای مختلف می شود. در این پایان نامه پس از توضیح مختصر در مورد انواع مدولاسیون و اینورتر، در دو روش مراحل طراحی کنترلر این اینورتر خاص که با آرایه خازنی یک ولتاژ سینوسی را در خروجی تولید میکند، بررسی شده است و مدارات جدیدی ارائه شده است. کل سیستم قدرت نیز توسط power simulator و orcad شبیه سازی شده است. کنترلر طراحی شده با مدارات cmos در تکنولوژیum5/0 مربوط به شرکت csms پیاده سازی و آماده ساخت شده است. فایل های استخراج شده از نرم افزار cadence با استفاده از نرم افزار hspice شبیه سازی گردیده است که نتایج، کارکرد صحیح مدار را نشان می دهد.

در این پایان نامه طراحی جدیدی برای کنترلر فازی mixed-signal با قابلیت برنامه پذیری بالا در پروسه cmos وتکنولوژی 0.35µm جهت کاربرد های general purpose با توان مصرفی و area پایین و سرعت و دقت بالا ارائه شده است. ورودی این ساختار ولتاژ با قابلیت تغییر رنج ورودی بوده بنابراین به شکل مطلوبی قابلیت ارتباط با سنسورها و ادوات اندازه گیری را در ورودی کنترلر خواهد داشت. برای پیاده سازی این ایده، ساختار جدیدی برای مدار فازی ساز ارائه شده است که به طور هم زمان از مدارات آنالوگ برای کاهش سطح و توان مصرفی و بدست آوردن سرعت و دقت بالا و از سیگنال های دیجیتال برای افزایش قابلیت برنامه پذیری برای تغییر شیب و موقعیت توابع عضویت استفاده شده است. در ساختار جدید بخشی از بلوک های فازی ساز و بلوک inference engine با یکدیگر ادغام شده تا هدف کاهش توان مصرفی و area را به طور مطلوبی برآورده سازد. این کنترلر دارای دو ورودی و یک خروجی می باشد که ورودی ها توسط چهار تابع عضویت می تواند شکل های هم زمان s ، z ، مثلثی و ذوزنقه ای را با قابلیت برنامه پذیری بالا تولید کند . برای ترکیب antecedent ها در بخش inference engine از روش min-max استفاده شده است. در بلوک defuzzifier با استفاده از مدارات translinear-loop به دقت بالایی برای تبدیل دیتای فازی به crisp رسیده ایم و خروجی در انتهای این ساختار به صورت ولتاژ می باشد. در نهایت، نتایج شبیه سازی با 16 عدد rule به صورت سیستماتیک توسط نرم افزار matlab و شبیه سازی مداری توسط نرم افزار hspice برای تک تک بلوک ها و کل سیستم کنترلر فازی انجام شده است. layout کنترلر ارائه شده در بر گیرنده سطح 0.5mm2 می باشد و تأخیر سیستم برابر با 100ns بوده که سرعتی معادل با 10 mflips را نتیجه می دهد. توان مصرفی کل سیستم برابر با 4.5mw بوده که نشان دهنده توان مصرفی پایین کنترلر طراحی شده می باشد.

در این پایاننامه سیستمهای سطح مایع و چگونگی کنترل آنها مورد بررسی قرار گرفته و راهکارهایی برای بهبود عملکرد این کنترلرها ارائه گردیده است. سیستمهای کنترلی موجود باعث استهلاک بالای شیر میشود که هزینه استفاده از این سیستمها را بالا میبرد. در این پایاننامه پس از توضیح مختصری در مورد سیستمهای سطح مایع و کنترلرهای فازی، یک سیستم جدیدی برای کنترل سطح مایع در مخزنها پیادهسازی شده است که از حافظه خود برای عملکرد بهتر استفاده میکند. نحوه کار سیستم به این صورت است که در ابتدا سیستم توسط کنترلر فازی اقدام به کنترل شیر می- کند و سپس این مقدار در یک حافظه ذخیره میشود. در صورتیکه بعد از چند مرحله دوباره همین ورودی انتخاب شود سیستم دیگر از کنترلر برای کنترل آن استفاده نمیکند و مقدار ذخیره شده در حافظه را در خروجی قرار میدهد. برای کاهش بیشتر استهلاک شیر، سیستم طوری طراحی شده است که با دیدن هر ورودی ابتدا حافظه را بررسی میکند و سپس در صورت خالی بودن حافظه از کنترلر فازی برای کنترل سطح استفاده میکند. پیاده سازی و آماده csmc 0.5 مربوط به شرکت um در تکنولوژی cmos سیستم طراحی شده با مدارات ساخت شده است.

اندازه گیری انرژی نقش اساسی در کنترل و مدیریت مصرف انرژی الکتریکی در جهت کاهش آن دارد. با پیشرفت علم الکترونیک دستگاه های آنالوگ جای خود را به دوگان های دیجیتال می رهند.اندازه گیری انرژی به صورت دیجیتال مزایای فراوانی از جمله دقت بالا,امکان ارسال اطلاعات انرژی,عملکرد مطمین, جریان راه انداز و انرژی مصرفی کم را دارد.

با پیشرفت روز افزون ادوات نیمه هادی در سالهای اخیر ، نیاز به انتقال سریع داده در اتصال بین دو کامپیوتر یا اتصال کامپیوتر با وسایل جانبی به طور چشمگیری در حال افزایش است . در این نوع کاربردها که به تبادل اطلاعات با سرعت های در حد گیگا بیت در ثانیه نیاز است ، طراحی خطوط انتقال داده با سرعت بالا و هزینه وسطح اشغالی کم ، بسیار مورد توجه می باشد. در این پایان نامه یک فرستنده – گیرنده با سرعت 16gb/sبر روی 4 کانال طراحی شده است که در واقع هر کانال دارای سرعت 4gb/s می باشد. برای رسیدن به چنین سرعت بالایی در انتقال داده و در عین حال داشتن فضای اشغالی کمتر و کاهش توان مصرفی از ترکیب روش موازی و سریال برای انتقال داده استفاده شده است به این صورت که در هر کدام از 4 کانال موازی داده به صورت سریال با سرعت 4gb/s انتقال می یابد.در جنین سرعت هایی، نرخ انتقال داده توسط مشخصه پایین گذر کانال به خاطر اثراتی چون اثر پوستی کانال و سرعت پروسه طراحی محدود می شود. در این طراحی از مدولاسین 4-pam استفاده شده است که باعث می شود نرخ انتقال سمبل ها را به نصف کاهش دهد . که در نتیجه با کاهش نرخ انتقال سمبل ها نیاز به پهنای باند لازم کانال برای انتقال صحیح داده به نصف کاهش می یابد و در نتیجه فرکانس کلاک مورد نیاز هم نصف می شود(2gsym/s) .در ادامه با استفاده از روش مولتی پلکس کردن داده(multiplexing ) فرکانس کلاک به 1ghz کاهش می یابد. در این طراحی در گیرنده توسط 3 مرتبه نمونه برداری از عرض هر نمونه دریافتی، داده استخراج شده و به ثبات های خروجی می رود. نتایج شبیه سازی توسط نرم افزارhspice با پارامترهایlevel 49 در پروسهcmos و تکنولوژی ?m 0.35 ارائه شده است که نشان دهنده توان متوسط مصرفی در فرستنده و گیرتنده به ترتیب حدود 105 و 7? میلی وات می باشد .lay out مدار با استفاده از نرم افزار cadence تهیه شده است .

در این پایان نامه مزایا و معایب انواع مبدل های dc-dc مورد بررسی قرار خواهد گرفت و بهترین گزینه برای طراحی از نقطه نظر توان مصرفی، سطح اشغال شده چیپ وهمچنین سرعت پاسخ گویی مدار برای انتخاب مد نظر خواهد بود. مبدل مورد بررسی در این پایان نامه مبدل boost با توان خروجی 200 میلی وات میباشد که ولتاژ 1.8ولت ورودی را تبدیل به ولتاژ 3.3 ولت خواهد نمود، در ضمن برای طراحی از خازن و سلف هم بهره خواهیم برد که با توجه به روش استفاده و شرایطی که در بلوک های مختلف به وجود می آوریم به خازن با ظرفیت پایین و سلف با اندوکتانس به مراتب کمتر از طراحی های قبلی نیاز خواهیم داشت که هم سلف و هم خازن را داخل چیپ طراحی میکنیم که مشکلات قطعات جانبی مورد استفاده در اکثر طراحی مبدل ها را نداشته باشیم. ولتاژ و توان برای بلوکهای مختلف به نحوی طراحی شده است تا کمترین توان تلفاتی را برای بهترین راندمان داشته باشیم. کلیه layout و شبیه سازی های ارائه شده در تکنولوژیcmos 0.18µm میباشد.

اسیلاتور های کنترل شونده با ولتاژ به طور گسترده ای در مدارات فرستنده و گیرنده ی بی سیم و نیز مدارات بازیابی دیتا در ارتباطات سیمی به کار می روند. تقریبا درهر ساختار ارتباطاتی که بر اساس سیگنال های i و q طراحی شده باشد، از این سیگنال ها ، جهت مدولاسیون ، دمدولاسیون و حذف image استفاده می گردد. روش های مختلفی جهت تولید سیگنال های i و q استفاده شده است.یکی از این روش ها، استفاده از شبکه rc-cr می باشد[1-4].به علت عدم تطبیق کامل مقاومت ها دراین روش، سیگنال های i و q تولید شده، دارای دقت پایین خواهند بود. همچنین استفاده از ترکیب اسیلاتور با تقسیم کننده‏های فرکانسی یکی دیگر از این روش هاست. در این روش، علاوه بر اینکه نیاز به یک اسیلاتور با فرکانس بالا می باشد، خطای فاز نیز به شدت به ورودی این اسیلاتور حساس خواهد بود. همچنین استفاده از ساختار اسیلاتور های حلقوی به دلیل نویز فاز بالا و توان مصرفی بالا مناسب نخواهد بود[5]. در نتیجه، با توجه به پایین بودن توان مصرفی و نویز فاز اسیلاتور های lc ،در این پایان نامه از این ساختار استفاده شده است ومدار پیشنهادی برای فرکانس مرکزی 4ghz با منبع ولتاژ ??.?? ولت در تکنولوژی m µ????.?? cmos طراحی شده است. در این پایان نامه، میزان توان مصرفی کل مداربه همراه ساختارهای فیدبک36.2mw می‏باشد. همچنین، میزان jitter بدست آمده کمتر از ??پیکو ثانیه ودرحدود 0.48 پیکو ثانیه می باشد. در این ساختار، خطی بودن سیگنال های خروجی بعد از بافر نیز تا thd~6??db افزایش می یابد. در این پایان نامه ، جهت تولید سیگنال های i و q ، از دو اسیلاتور با ترانزیستورهای coupling استفاده شده است که به صورتparallel-qvco وصل شده اند. برای پایین آوردن میزان نویز فازو jitter نیز اندازه ترانزیستورهای اصلی و coupling به یک اندازه در نظر گرفته شده اند. همچنین برای اندازه گیری میزان jitter ، منبع تغدیه را به صورت نویزی و با هارمونیک هایی برابر با ضرایب هارمونیک هایی از فرکانس مورد طراحی شده ی مدار تا 15ghz در نظر گرفته ایم که میزان jitter بدست آمدهکمتر از ??پیکو ثانیه می باشد. از جمله روش های دیگر که ترانزیستورهای coupling وصل می شوند، به صورت سری قرار گرفتن آن ها با مدار اصلی می باشد[6] و [7]. در این روش، با وجود نویز فاز و توان مصرفی پایین، swing خروجی محدود شده و میزان خطی بودن سیگنال های خروجی کاهش یافته و مقدار tuning فرکانس سیگنال های خروجی نیز کمتر می شود. از جمله روش هایی که برای تنظیم سیگنال های i و q و کاهش خطای فاز آن ها به کار می رود، اعمال ولتاژهای تنظیم کننده ی سیگنال های i و qاز خارج از سیستم (ساختار ptic-qvco [8]) می باشد. ولی در ساختار پیشنهادی به جای استفاده از ولتاژهای تنظیم کننده ی بیرونی، از دو ساختار فیدبک داخلی جهت تنظیم سیگنال های i و qاستفاده شده است. خطاهای به وجود آمده می توانند ناشی از عدم تطبیق ترانزیستورها و یا عدم تطبیق سلف ها و varactor ها باشند. ساختار اول، بر مبنای عمل انتگرال گیری می باشد. در این روش از سیگنال های خروجی انتگرال گیری کرده و از طریق فیدبک و اعمال جریان ، میزان خطای فاز ناشی از جابه جایی سیگنال ها بهبود داده می شود. ساختار دوم، نیزبر مبنای عمل یکسوسازی و تولید سیگنال های تصحیح خطا و اعمال آن ها از طریق ساختارهای varactorهای دوم می باشد. در ساختار دوم، از طریق تصحیح دامنه ، میزانخطا کاهش داده می شود. خاطر نشان می شود که از ساختارهای varactorهای اول، جهت tunning فرکانس سیگنال های خروجی استفاده می شود. در طراحی این varactor ها از ساختار دیفرانسیلی استفاده شده است تا هم میزان اعوجاج کاهش یابد و نیز مقدار tuning فرکانس سیگنال های خروجی تا مقدار ????.??% افزایش یابد. همچنین در ساختار دوم ، ساختارopamp جدیدی نیز ارائه شده است که به گین ????.??db و pm = و wunity = ??.????ghz رسیده است. در این روش، با بهره گیری از دو ساختار بالا،میزان خطای فاز به کمتر از 1??. درجه رسانده شده است.

طراحی فیلترهای فرکانس بالا و مدارات تیون مورد نیاز بسیار دشوار می باشد فیلترهای gm-c که جز سریعترین فیلترهای اکتیو به حساب می آیند معمولا در فرکانس هایی نزدیک 300 مگاهرتز کار می کنند و به ندرت به سرعت بالاتر از آن می رسند. در این کار طراحی و روابط حاکم بر فیلتر پیشنهادی در مرجع [3] بررسی شده است تحلیل های کیفی و مواردی که باید در استفاده از این فیلتر در نظر گرفته شود ذکر شده است. با توجه به این که بسیاری از روش های موجود برای ثابت نگه داشتن ضریب کیفیت این مدار کارایی ندارد روش ساده ولی کارآمدی برای تیون کردن ضریب کیفیت مدار پیشنهاد شده و بلوک های مختلف و مشکلات احتمالی در طراحی کل سیستم با جزییات بحث شده است. سیستم نهایی در پروسه 0.35 مایکرون پیاده سازی شده است. شبیه سازی ها و مقایسه عملکرد کلی سیستم با مدارات منتشر شده نشان می دهد که مدارات طراحی شده از نظر سرعت و سادگی منحصر به فرد می باشد.

در این پایان نامه در ابتدا با ایجاد تغییراتی در رابطه ی تبدیل فوریه گسسته (dft) آنرا به صورت رابطه ای بازگشتی در آورده ایم که دارای قابلیت محاسبه محتوای فرکانسی سیگنال تحت بررسی، به شکل پیوسته و مداوم با دریافت هر نمونه ی جدید از سیگنال می باشد. این رابطه را الگوریتم running fft می نامیم. سپس ساختار بهینه ای را برای پیاده سازی سخت افزاری این الگوریتم ارائه کرده ایم که در آن تلاش شده به منظور کاهش توان مصرفی و سطح تراشه اشغال شده و همچنین افزایش سرعت از حداقل قطعات ممکن استفاده گردد. در جهت نیل به این هدف، تکنیکی برای کاهش تعداد بلوک های ضرب کننده به عنوان بلوک اصلی این پردازنده ارائه شده است. در انتها با شبیه سازی سخت افزار پیشنهادی در قالب یک پردازنده fft ???-نقطه ای با استفاده از نرم افزار hspice و مقایسه ی خروجی آن با مقادیر بدست آمده توسط نرم افزار متلب، درستی عملکرد این سخت افزار را تحقیق می کنیم. این پردازنده در پروسه ??/? µm طراحی شده است و فرکانس کلاک هسته این پردازنده برابر ? گیگا هرتز است. مدت زمان لازم برای محاسبه اولین مجموعه کامل نمونه های فرکانسی سیگنال با شروع از نقطه صفر ???/??? میکرو ثانیه می باشد. میزان توان مصرفی این پردازنده برای محاسبه ی این مجموعه نمونه ها در فرکانس کلاک ? گیگا هرتز و vdd ?/? ولت برابر ?/??? میلی وات است. بعد از تولید اولین مجموعه کامل نمونه های فرکانسی این پردازنده در هر ??? نانو ثانیه این نمونه ها را به طور کامل بروز رسانی می کند.

الگوریتم های تکاملی الگوریتم های جستجوی عام منظوره ای هستند که برای حل بسیاری از مسائل بهینه سازی مهندسی و پیچیده به کار گرفته شده اند. این الگوریتم ها تکامل طبیعی را بر روی جمعیتی از راه حل های احتمالی همانندسازی می کنند. الگوریتم بهینه سازی دسته ای ذرات یا pso یک الگوریتم بهینه سازی جدید با گستره رو به رشدی از کاربردها می باشد. با این وجود، این الگوریتم عموما یک روش به شدت محاسباتی می باشد که از زمان اجرای بسیار بالا رنج می برد. بنابراین استفاده از آن در کاربردهای واقعی که رسیدن به یک راه حل مناسب در یک زمان محدود ضروری است مشکل به نظر می رسد. برای بسیاری از کاربردهای واقعی، الگوریتم pso مانند دیگر الگوریتم های تکاملی ممکن است برای روزها در حال اجرا باشد، حتی زمانی که بر روی یک دستگاه با قدرت محاسباتی بالا اجرا شود. بنابراین، عمده ترین مانع استفاده از این الگوریتم زمان اجرای بالای آن می باشد. پیاده سازی های سخت افزاری الگوریتم pso برای کم کردن هزینه بالای محاسباتی آن در مسائل بهینه سازی پیچیده به خدمت گرفته شده است. کاربردهای پیچیده سیستم های هوشمند نیازمند طراحی و توسعه معماری های سخت افزاری با کارایی بالا هستند. تمام پیاده سازی های سخت افزاری که قبلاً برای الگوریتم pos ارایه گردیده اند بر مبنای fpga بوده اند. در این پایان نامه به پیاده سازی چیپ پردازشگر 16 بیت pso با 20 ذره الگوریتم پرداخته شده است. پردازشگر pso پیشنهادی با استفاده از تکنولوژی cmos در پروسه csmc 0.18 µm به صورت دیجیتال پیاده سازی شده است. ویژگی بارز چیپ طراحی شده این است که می توان به تناسب کاربرد، تعداد ذره های فعال پردازشگر را برنامه ریزی نمود. از ویژگی های این پردازشگر این است که فقط مختص یک کاربرد خاص نبوده و می توان در هر کاربردی از الگوریتم pso به کار گرفت. به عبارت دیگر چیپ طراحی شده یک چیپ عام منظوره است. تمامی بلوک های طراحی شده در نرم افزار matlab و hspice شبیه سازی شده است.

مبدل های آنالوگ به دیجیتال (adc) جزء بلوک های اصلی در سیستم های الکترونیکی هستند. سرعت، دقت و مصرف توان جزء مهم ترین معیارهای شایستگی یک adc محسوب می شوند. عامل محدود کننده سرعت در adc ها, تقویت کننده های حلقه بسته هستند که استفاده از آنها برای دسترسی به دقت بالاتر متداول است. در سال های اخیر تلاش زیادی برای استفاده از ساختارهای سریع حلقه باز در adc ها صورت گرفته است. مشکل اصلی در تقویت کننده های حلقه باز خطی بودن پایین و سهم بالای هارمونیک های فرد در خروجی است. هدف این پایان نامه طراحی یک تقویت کننده سریع با بهره دقیق 4 برای کاربرد در مبدل های داده است. جهت دسترسی به سرعت بالا از یک ساختار حلقه باز استفاده شده است. در این پایان نامه یک راه کار مناسب برای حذف بخش قابل توجهی از اعوجاج فرد در خروجی ارائه شده است که کاملا به صورت آنالوگ بوده و با روش های متداول کالیبراسیون پس زمینه دیجیتال متفاوت است. همچنین برای بررسی میزان خطی بودن مدار یک طرز نمایش مناسب ارائه شده است که با وجود سادگی در مقایسه با روش های معمول thd بسیار شهودی تر است و اطلاعات بیشتری در اختیار طراح قرار می دهد. برای کنترل بهره مدار و حفظ رفتار خطی آن در تغییرات مختلف پروسه یک استراتژی کنترل جدید و مناسب ارائه شده است. نا همسانی المان های تفاضلی موجب بروز آفست در مدار می شود. بنابراین برای حذف آفست، مدارها و سازوکارهای مناسب ارائه شده اند که با نوآوری هایی در نحوه حذف آفست همراه بوده است. مدار در یک تکنولوژیcmos 0.35um با چهار سیم و دو پولی طراحی و شبیه سازی شده است. سرعت نشست مدار با بار 1pf در هر خروجی کمتر از 2ns و دقت آن در حد 9bit است. layout مدار مساحتی در حدود 0.073mm2 اشغال می کند و توان مصرفی مدار در حدود 45mw است.

طراحی یک تقسیم کننده فرکانسی کسری پیوسته موضوع این پایان نامه می باشد. تقسیم کننده های کسری به عنوان مهترین بلوک در سینتی سایزرهای مبتنی بر pll تعریف می شوند. دراین پایان نامه برای پیاده سازی تقسیم کننده فرکانسی کسری روش جدیدی معرفی شده که باعث کاهش جیتر سیستم شده است. این تقسیم کننده فرکانسی که در پروسه 0.35µm استاندارد cmos طراحی شده، با پالس ورودی دارای فرکانس 833mhz کار می کند و نسبت تقسیم در بازه 10-1.125 باstep برابر 0.125 می تواند تغییر پیدا کند. رنج فرکانس خروجی 83.3mhz -741mhz می باشد. نتایج شبیه سازی فایل های استخراج شده از نرم افزار cadence با استفاده از نرم افزار hspice و برای تکنولوژی فایل csmc در پروسه 0.35µm، بیان کننده عملکرد صحیح سیستم طراحی شده می باشند. اندازه layout کل سیستم به همراه فیلتر و توان مصرفی کل سیستم برای ولتاژ تغذیه 3.3v، به ترتیب برابر 788µm x 195µm و 63.69mw می باشند.

در این پایان نامه یک تقویت کننده با بهره متغیر (vga) طراحی شده است. این مدار از دو طبقه تشکیل شده است. طبقه اول یک تقویت کننده با بهره متغیر و طبقه دوم یک تقویت کننده با بهره ثابت می باشد. بهره کل مدار از 6db تا 20db با گام های 0.5db قابل تغییر است. این vga به صورت حلقه باز با پهنای باند-3db بزرگتر از 500mhz است. پهنای باند مدار در تمام گام ها ثابت باقی می ماند و مستقل از تغییرات بهره مدار است. در این مدار از روشی برای تغییر بهره استفاده شده است تا linearity مدار در طول تغییر بهره تغییرات کمی داشته باشد. مقدار thd در این مدار، در بهره ماکزیمم، برای سوئینگ خروجی 800mv p-p حدود -65db است و در حالت بهره مینیمم، برای همین مقدار سوئینگ، مقدار thd برابر -60db است. سطح layout برای vga فشرده بوده و اندازه آن حدود 0.02?8mm?^2 می باشد. اندازه ولتاژ تغذیه بکار رفته 3.3v و توان مصرفی آن تقریبا 46mw است. هر دو طبقه مدار از مدار cmfb برای ثابت نگه داشتن dc خروجی در یک مقدار مشخص استفاده می کنند. مدارات همگی توسط نرم افزار cadence و در تکنولوژی mµ0.35 cmos، layout شده و نتایج شبیه سازی ها توسط نرم افزار h-spice نیز آورده شده است.

در این پایاننامه یک نوع آشکار ساز مخابراتی به نام آشکار ساز اپتیمم مدولاسیون 16psk ارائه شده است و در این پایانامه طراحی های انجام شده هم در نرم افزار matlab و هم در نرم افزار های دیگری مثل hspice شبیه سازی شده است و مدار الکترونیکی این آشکار ساز با تکنولوژی ‍cmos-0.35u انجام شده است.

چکیده در این پایان نامه ابتدا مدلی برای فرآیند ترمزگیری ارائه شده است که در طراحی آن از سه عدد کنترلر فازی استفاده شده است و در مجموع این سه کنترلر انجام وظایف یک سیستم ترمز ضد قفل abs (antilock braking system) را بر عهده دارند. در ادامه برای تحقق مداری کنترلرهای فازی بکار رفته در مدل ارائه شده، مدارات مربوط به بخشهای مختلف یک کنترلر فازی ارائه گردیده است. قابلیت تغییر پیوسته شیب توابع عضویت مدار فازیساز ارائه شده را نسبت به فازیسازهای ارائه شده ی قبلی متمایز می کند. برای ترکیب antecedent جهت استفاده در بخش inference engine از روش min-max استفاده شده است. علی رغم سادگی مدارات min و max طراحی شده، این مدارات دارای رفتار استاتیکی و دینامیکی مناسب همراه با دقت وسرعت بالا میباشند. در بلوک غیر فازیساز از روش coa (center of area) استفاده شده است. برای تحقق این روش یک ضرب/تقسیم کننده آنالوگ جدید با سرعت و دقت بالا ارائه شده است. تمام مدارات مذکور در پروسه استاندارد cmos ?m 0.35 طراحی شده و نحوه عملکردشان با شبیه سازی در نرم افزار hspice مورد بررسی قرار گرفته است. در نهایت برای بررسی عملکرد کنترلر سطوح کنترلی ایدال وحقیقی که به ترتیب از نرم افزار matlab و hspice بدست آمده است را با یکدیگر مقایسه میکنیم. با توجه به تعداد ورودیها ، قوانین نوشته شده و نیز تعداد singleton ها، برای سه کنترلر مورد استفاده در سیستم ترمز ضد قفل، کنترلر سوم دارای پیچیدگی بیشتری نسبت به دو کنترلر دیگر میباشد. این کنترلر دارای دو ورودی و یک خروجی است که هر کدام از ورودیها با پنج تابع عضویت تعریف میشوند. در بلوک استنتاج این کنترلر از 25 عدد مدار min و 19 عدد مدار max استفاده شده است همچنین تعداد singleton های بکار رفته 6 عدد میباشد. سطح این کنترلر کمتر از mm2 0.18 و نیز سرعت و توان مصرفی آن بترتیب در حدود 6.5 (mfilps) و mw 4.6 میباشد.

موضوع این پایان نامه طراحی یک تقویت کننده با بهره 8 (با دقت بهره حداقل 10 بیت) و سرعت settling 2 نانوثانیه (با حداقل 9 بیت دقت) با آفست حذف شده به ازای خازن بار تک سر 0.5 پیکو فاراد می‏باشد. مدار طراحی از سه قسمت برای دست یابی به بهره دقیق استفاده می‏کند. 1- مدار تنظیم بهره برای نگه داشتن مقدار بهره مدار حول مقدار 8 در گوشه های مختلف پروسه. 2- مدار بایاس حساس به تغییرات مقاومت جهت جبران اثر تغییرات مقاومت بر روی بهره مدار. 3- مدار حذف‏کننده اعوجاج جهت دستیابی به خطی بودن (دقت) بالا. از آنجایی که خطاهای موجود در فرآیند ساخت منجر به ایجاد آفست در مدارها می‏شود به همین خاطر مدارهایی نیز برای حذف آفست بلوک های مختلف تقویت‏کننده درنظر گرفته شده است تا عملکرد درست مدار را هنگام وجود آفست نیز تضمین کنند. مدار در تکنولوژی180 نانومتر cmos با 1 پلی و 6 لایه فلز طراحی و شبیه سازی شده است. زمان نشست مدار برای بار 0.5 پیکو فاراد در هر خروجی، برابر 2 نانوثانیه و توان مصرفی آن نیز برابر با 64 میلی وات می‏باشد. سویینگ خروجی مدار نیز برابر با 0.8 ولت پیک تا پیک می‏باشد.

یکی از روش های افزایش سرعت و کارایی در پردازنده ها استفاده از تکنیک خط لوله3 است که در بسیاری از کاربردها اعمال میشود که بصورت موازی و یا در مد زمان بصورت قطعه قطعه اجرا میشوند. هدف ما طراحی یک ضرب کننده 16 بیت×16بیت با سرعت 2گیگاهرتز در پروسه 0.18µm cmos با ارائه روش هایی نوین و جدید در ساختار آن می باشد. برای این منظور مدارات با سرعت بالا برای هر طبقه طراحی شده که به ماکزیمم سرعت و بهره وری در تکنیک خط لوله برسیم برای تمامی مدارات booth encoder/decoder و compressor 4-2 و adder که اجزای اصلی یک ضرب کننده را تشکیل میدهند روش ها و مدارات نوین، جدید و منحصر به فرد ارائه شده است که دارای سرعت پردازش بالا و مساحت سخت افزار کم نسبت به بقیه مدارات میباشد. مدار booth encoder جدید برای تولید حاصلضرب های جزئی4 در یک سیکل به زمان کمتر از 170پیکو ثانیه نیاز دارد و همچنین مدارات compressor 4-2 و مدار پیش بینی کننده رقم نقلی5 جمع کننده دارای تاخیری کمتر از 250 پیکوثانیه میباشند. در نهایت این ضرب کننده میتواند 2 میلیارد نمونه 16 بیتی را در هر ثانیه از ورودی گرفته و پس از 7 سیکل نتیجه ضرب را تولید نماید.

در این پروژه یک پردازشگر تشخیص اثرانگشت طراحی شده است که عملیات پردازش و روش تشخیص آن برای اولین بار مطرح شده است، ابتدا الگوریتم ارائه شده بر روی دیتابیس 660عددی اثرانگشت با استفاده از نرم افزار متلب تست شده است و با توجه به حصول اطمینان به نبود خطا در این سیستم، پیاده سازی آن به صورت کاملا سخت افزاری انجام گرفته است. طراحی این پردازشگر در پروسس استاندارد cmos 0.35µm و شبیه سازی مدارات آن با استفاده از نرم افزار hspice انجام گرفته است.

موضوع این پایان نامه طراحی یک سنسور تشخیص اثر انگشت به روش خازنی در پروسه um0.35 cmos می باشد. دراین پایان نامه مدار اصلاح شده سنسورتشخیص اثرانگشت با مساحت layout mm12.48×mm16.8 و توان مصرفی uw16.5 برای پیکسل فرورفتگی وuw166 برای پیکسل برجستگی ارائه می گردد.همچنین از یک روش جدیدبرای تعیین زمین وزمان شروع کارسنسوراستفاده شده است.سنسورطراحی شده ازسیستم محافظت دربرابر تخلیه ناگهانی الکتریسیته ساکن برخورداراست.این سنسور دارای 96×128 پیکسل که اندازه هر پیکسل 126 میکرومتر می باشد. میزان دقت این سنسور 201dpi می باشد.این سنسوردر پروسه 350 نانومتر cmosبا 1پلی و4 لایه فلز وفرکانس 325 کیلو هرتزطراحی و شبیه سازی شده است.کل زمان مربوط به خواندن پیکسل ها 38.4 میلی ثانیه می باشد

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

fuzzy logic has been developed over the past three decades into a widely applied techinque in classification and control engineering. today fuzzy logic control is one of the most important applications of fuzzy set theory and specially fuzzy logic. there are two general approachs for using of fuzzy control, software and hardware. integrated circuits as a solution for hardware realization are used since the late 1980s. in this way two types of implementations, analog and digital are possible. in this dissertation we design an analog fuzzy logic controller chip. in this design we propose two novel analog circuits for fuzzifeir and defuzzifeir interfaces. finally we construct a two-input one-output fuzzy logic controller in a 3 3 configuration with 9 rules and test it in some aspects to confirm its performance. inputs can be have three part membership functions that are tuneable. also 9 rules are accessible and tuneable. all of tests are done using hspice, and simulation results indicate full functionality. this structure can be implemented in less than 0.7 mm2 in a 1.2 m double-metal cmos technology.

در این پایان نامه مراحل طراحی یک vga (variable gain amplfier) یا تقویت کننده بهره متغیر توصیف گردیده است . برای طراحی این مدار از پروسس 0.5um در تکنولوژی cmos استفاده شده است . این vga بسیار خطی بوده و برای تغییرات بهره نیازی به خازن و مقاومت اضافی ندارد. این امر خود باعث کاهش سطح فعال (active area) تراشه (chip) و همچنین با عث کاهش توان مصرفی شده است . مدار دارای باندی پهن بوده و اندازه آن مستقل از تغییرات بهره است . بنابراین در بهره های مختلف ، پهنای باند -3db آن ثابت می باشد. محدود تغییرات بهره این مدار بزرگ بوده و همچنین بهره آن تا حد زیادی مستقل از تغییرات دما می باشد. بعد از طراحی این vga، به منظور افزایش بهره ماکزیمم و محدوده تغییرات آن، ترکیب cascade از vgaها نیز مورد بررسی و استفاده قرار گرفته است . vga طراحی شده دارای بهره ماکزیمم حدود 20db بوده و محدودیت تغییرات آن از0 تا 20db می باشد. اندازه ولتاژ تغذیه بکار رفته 3.3volt و توان مصرفی آن در حدود 25mw می باشد. پهنای باند 300mhz مدار در حدود است . نتیجه شبیه سازی اعوجاج هارمونیکی کل در حالت مینیمم بهره، برای یک سوئینگ خروجی 700mvp-p حدود -48db است . در حالت ماکزیمی بهره برای همین میزان سوئینگ خروجی اعوجاج -60db می باشد. سطح layout برای vga فشرده بوده و اندازه آن (0.14mmx0.12mm) می باشد. برای مدار cascade، بهره ماکزیمم حدود 28db بدست آمده، که محدوده تغییرات آن نیز از0 تا 28db است . پنهای باند -3db در این مدار 270mhz و توان مصرفی آن در حدود 40mw می باشد. اعوجاج هارمونی کل در حالت مینیمم بهره، برای یک سوئینگ خروجی -59db, 700mvp-p است . سطح فعال این chip نیز در حدود (0.14mmx0.26mm) می باشد.

سه مبدل ‏‎dc‎‏ به ‏‎dc‎‏ برای کاربردهای متحرک پیشنهاد گردیده که تمام اجزا آن در داخل چیپ می باشد. افیشنسی توان آنها بالاست و جهت پیاده سازی طرحهای کاهش توان مصرفی مناسب می باشند.

این پایان نامه ، شامل طراحی و شبیه سازی یک ‏‎pll‎‏ ، با توان مصرفی کم و ‏‎jitter‎‏ پائین در رنج فرکانسی ‏‎1ghz-2ghz‎‏ ، در تکنولوژی ‏‎cmos,0/35um‎‏ می باشد.به منظور بدست آوردن فرکانس بالا و توان مصرفی کم ، یک اسیلاتورحلقوی با دو ‏‎delay stage‎‏ معرفی می شود.ساختار دیفرانسیلی این اسیلاتور موجب کاهش نویز تغذیه تزریق شده به مدار می گردد. علاوه بر آن بخاطر ‏‎swing‎‏ ولتاژ بالا، ‏‎phase noise‎‏ در مدار به میزان قابل توجهی کم می گردد. آشکارساز فاز ارائه شده می تواند در فرکانس های بالا ، در یک مدار ‏‎clock/data recovery‎‏ کار کند. مزیت این مدار بر طرحهای قبلی این است که بخاطر استفاده نکردن از مدارات ترتیبی سرعت آشکارسازی اختلاف دو لبه پالس ، به میزان قابل توجهی بالا می رود. به علاوه با استفاده از یک مدار آشکارساز فاز اضافی با کنترل جریان مدار ‏‎charge pump‎‏ ، پهنای باند ‏‎pll‎‏ قابل کنترل خواهد بود. این خاصیت به ما امکان می دهد که در زمان ابتدای روشن شدن ‏‎pll‎‏ پهنای باند حلقه را زیاد کنیم تا بتوانیم به زمان ‏‎acqisition‎‏ مناسب برسیم. پس از اینکه حلقه قفل شده با کم کردن پهنای باند از عبور نویز سوار بر پالسهای ورودی ، تا حد امکان جلوگیری کرده ، ‏‎jitter‎‏ حاصل از نویز ورودی در خروجی را کاهش می دهیم. نتایج شبیه سازی نشان می دهد که این مدار توان معادل ‏‎10.5mv‎‏ از یک منبع ‏‎3.3v‎‏ مصرف می کند . زمان ‏‎acquistion‎‏ ، ‏‎30ns‎‏ است.

در این پایان نامه طرح یک آشکارساز ویتربی به روش بازگشت به عقب ‏‎trace back‎‏و با استفاده از ساختار ضربانی ‏‎systolic‎‏ ارائه شده است . این آشکارساز دارای طول حافظه کدکنندگی به طول ‏‎l=3‎‏ و نرخ کدکنندگی ‏‎r=1/2‎‏می باشد. اجرای روش برگشت به عقب با استفاده از ساختار ضربانی ضمن افزایش سرعت آشکارسازی ، منجر به کاهش توان مصرفی می شود. اجرای طرح به صورت ‏‎pipline‎‏ و با استفاده از یک کلاک موجب کاهش زمان آشکارسازی با یک فاکتور ‏‎5(l-1)‎‏ می شود. طرح این آشکارساز در پروسه ‏‎0/5‎‏‎‏میکرون ‏‎cmos‎‏ اجرا شده است .

شبکه های عصبی سلولی، ‏‎cellular neural networks‎‏ سیستمهای پردازشگری هستند، که با استفاده از مدارهای آنالوگ غیرخطی در مقیاس بزرگ، سیگنالهای آنالوگ را پردازش می کنند. مهمترین کاربرد شبکه های ‏‎cnn‎‏ در پردازش تصویر و تشخیص الگو می باشد. برتری ‏‎cnn‎‏ در پردازش سطح پایین تصویر نسبت به سیستمهای پردازشگر تصویر دیجیتال رایج به خاطر دو ویژگی این شبکه است. این ویژگی ها عبارتند از: پردازش موازی سیگنال آنالوگ تصویر بصورت ‏‎real time‎‏ و همچنین اتصال مقطعی یا ‏‎‏‏‎local‎‏ سلولهای شبکه که باعث راحتی ساخت شبکه های ‏‎cnn‎‏ با فن آوری ‏‎vlsi‎‏ بر روی تراشه می شود. در این پایان نامه به طراحی و شبیه سازی یک ‏‎ic‎‏ شبکه عصبی سلولی پرداخته می شود. سلولهای ‏‎ic‎‏ شبکه عصبی با مدل ‏‎full signal rnage‎‏ طراحی شده اند. ایده جدیدی در طراحی مدار سلولهای شبکه بکار گرفته شده است که بوسیله آن تعداد سیناپسهای شبکه به نصف کاهش پیدا کرده و این باعث صرفه جویی فوق العاده ای در سطح چیپ شده است. پارامترهای برنامه ریزی کننده یا وزنهای شبکه که به خاطر راحتی ذخیره آنها در چیپ، دیجیتالی می باشند از طریق طبقاتی تحت عنوان ‏‎weight tuning stage‎‏ به شکل سیگنالهای آنالوگی از جنس ولتاژ درآمده و به سیناپسهای شبکه اعمال می شوند. ساختار مداری سیناپسها به همراه طبقات ‏‎wts‎‏ بگونه ای هستند که اتلاف توان و تاثیر پارامترهای تکنولوژیکی پروسس بر روی عملکرد آرایه سلولها کمترین مقدار ممکن را دارا هستند. در نهایت یک ‏‎cnn‎‏ قابل برنامه ریزی در پروسه ‏‎0.5um‎‏ طراحی و شبیه سازی شده است که می تواند در چند دهم میکروثانیه هر تصویری را پردازش کند. این ‏‎ic‎‏ که توانی برابر با ‏‎3.26mw‎‏ را مصرف می کند دارای چگالی ‏‎89cells/mm2‎‏ می باشد که ‏‎layout‎‏ آن در سطحی برابر ‏‎0.28mm2‎‏ را اشغال می کند.

این پایان نامه شامل طراحی و شبیه سازی یک ‏‎pll‎‏ ، با توان مصرفی کم و ‏‎jitter‎‏ پائین ، و در رنج فرکانسی ‏‎1ghz-2ghz‎‏ ، در تکنولوژی ‏‎cmos,0.35um‎‏ می باشد.