در ساخت این فرستنده گیرنده، از یک روش جدید مدولاسیون که ترکیب خاصی از مدولاسیون دامنه و مدولاسیون پهنای پالس می باشد، استفاده می شود. با استفاده از مدولاسیون ارائه شده، نرخ ارسال اطلاعات نسبت به نرخ ارسال هر سمبل به طور قابل ملاحظه ای زیاد می گردد. بنابراین isi ایجاد شده توسط کانال، همچنین فرکانس کلاک مورد نیاز در داخل چیپ، کم خواهد شد. در یک نرخ مشخص ارسال اطلاعات، با ارسال چندین بیت از طریق یک سمبل، پهنای باند مورد نیاز کانال کم شده و استفاده ی موثر از کانال افزایش می یابد. همچنین با ترکیب سیگنال کلاک و سیگنال دیتا و ارسال آن از طریق یک کانال، علاوه بر صرفه جویی در هزینه ایجاد یک کانال اضافی، مشکل "time skew" بین سیگنالهای کلاک و دیتا نیز بر طرف می گردد. با توجه به ساختار مدولاسیون ارایه شده، "کمترین پهنای پالس" و همچنین "کمترین اختلاف پالس" در سیگنال مدوله شده، بیشتر از مقدار tb است (tb پهنای پالس سیگنال باینری اولیه است). بنابراین میزان isi ناشی از کانال کاهش یافته و پاسخ "eye diagram" سیگنال مدوله شده بهبود خواهد یافت. به علت استفاده از مدولاسیون پهنای پالس، سیگنال کلاک در داخل سیگنال دیتا به طریق خاصی جاسازی می شود. بنابراین با استفاده از یک pll بسیار ساده، می توان سیگنال کلاک را از سیگنال دریافت شده در قسمت گیرنده، جدا کرد. با توجه به ساختار متناوب مدولاسیون ارائه شده، isi ناشی از عبور این سیگنال از یک فیلتر پایین گذر یا بالا گذردر مقایسه بایک سیگنال باینری تصادفی بسیار کم خواهد بود. همچنین در طراحی pll موجود دراین فرستنده گیرنده از یک ساختار جدید برای مدار charge pump"" استفاده شده که موجب انطباق بیشتر مسیرهای ""up و" "down می گردد. میزان "peak to peak jitter" برای کلاک بازیافتی در گیرنده در فرکانس 800 مگا هرتز برابر با 21 پیکو ثانیه و برای دیتای بازیافتی برابر با 56 پیکوثانیه است. توان مصرفی در فرستنده و گیرنده به ترتیب 220 و 35 میلی وات می باشد.

در این پایان نامه طراحی یک حلقه ی قفل شونده در فاز برای کاربردهای فرکانس بالا در توان مصرفی پایین در نظر گرفته شده است. حلقه های قفل شونده در فاز تقریباً در تمام سیستم های مخابراتی استفاده می شوند. کاربردهای آن ها شامل بازیابی ساعت از سیگنال های دیجیتالی، مدولاسیون و دمدولاسیون، بازیابی سیگنال حامل از سیگنال های ماهواره ای و غیره می باشد. در مدار پیشنهادی با نوآوری در طراحی دو مدار آشکارساز فاز و پمپ بار که دو بلوک اساسی در حلقه های قفل شونده در فاز هستند، مداری با عملکرد بالا ایجاد شده است. در آشکارساز فاز پیشنهادی جهت افزایش سرعت از یک ساختار حلقه باز استفاده می شود. محدوده ی فرکانسی این آشکارساز از یک مگاهرتز تا سه گیگاهرتز و دارای مشخصه ی انتقالی خطی می باشد. در پمپ بار پیشنهادی با استفاده از روش بالک دریون و به کمک یک ساختار کسکود سعی در افزایش تطبیق جریان خروجی و همچنین افزایش سوئینگ ولتاژ خروجی شده است. برای کاهش اثرات نویز منبع تغذیه و زیرلایه در این مدار، از یک ساختار دیفرانسیلی جهت پیاده سازی نوسان ساز کنترل شده با ولتاژ استفاده می شود. در نهایت حلقه ی قفل شونده در فاز پیشنهادی با استفاده از تکنولوژی cmos، 0.18μm در محیط hspice شبیه سازی شده است. گستره ی تنظیم فرکانس در این مدار از ghz 1/22 تا ghz 2/22، در فرکانس مرکزی ghz 2 با توان مصرفی 1/7 میلی وات و به ضریب شایستگی db/hz -188/89 می باشد.

در این پایان نامه، یک گیرنده سریال با سرعت gb/s7 که در پروسه µm cmos0.18 اجرا می شود، ارائه شده است. در این گیرنده یک تکنیک چند سطحی مدولاسیون عرض-دامنه-پالس (pwam) که ترکیب دو مدولاسیون دامنه¬ی پالس (pam) و عرض پالس (pwm) است، استفاده شده است. با استفاده از این مدولاسیون، نرخ ارسال و دریافت بیت نسبت به نرخ ارسال و دریافت سمبل (symbol rate) افزایش می یابد، در حالی که مینیمم عرض پالس (pw) به طور قابل توجه با استفاده از مدولاسیون طراحی شده افزایش می یابد. در این گیرنده ولتاژ منبع تغذیه v1.8، فرکانس کلاک ghz1، جیتر پیک به پیک از کلاک بازیافتی ps 1.58، جیتر پیک به پیک از داده ی بازیافتی ps 14 و توان مصرفی mw10.63 به دست آمده است. در این کار با استفاده از مدولاسیون pwam، کانال های داده و کلاک در یک کانال، با استفاده از هر دو روش pwm و pam ترکیب می شوند تا به کاهش اختلاف زمانی ایجادشده بین داده و کلاک و کاهش تعداد پین ها برسند. داده باینری به پالس هایی با عرض های مختلف رمز شده است و در لبه بالا¬رونده کلاک، داده اصلی تشخیص داده می شود. بنابراین با استفاده از یک pll، می توان کلاک را از داده دریافت شده در قسمت گیرنده، جدا کرد. برای طراحی دمدولاسیون pwam و تشخیص داده اصلی از پالس دریافت شده توسط گیرنده، از یک ساختار جدید مقایسه¬کننده بسیار سریع استفاده شده است. همچنین برای استخراج دو بیت اول از دمدولاسیون pwm استفاده شده است، که این دمدولاسیون هم با توجه به شکل موج های دریافت شده و لبه های بالا رونده کلاک مربوط به بیت ها، طراحی شده است. در این کار برای انتقال سیگنال از فرستنده به گیرنده از رابط sata (serial ata) استفاده شده است. دامنه ولتاژ مناسب برای انتقال داده با کابل sata، 400 تا 600 میلی ولت می باشد و نرخ ارسال داده توسط آن تقریباً gb/s7 است. همچنین سیگنال دریافتی از فرستنده باید قبل از هر عملیاتی تقویت شود، به همین دلیل در این کار یک طبقه ی پیش¬تقویت کننده دارای گین و پهنای باند بالا طراحی شده است.

این پایان نامه ، شامل طراحی و شبیه سازی یک ‏‎pll‎‏ ، با توان مصرفی کم و ‏‎jitter‎‏ پائین در رنج فرکانسی ‏‎1ghz-2ghz‎‏ ، در تکنولوژی ‏‎cmos,0/35um‎‏ می باشد.به منظور بدست آوردن فرکانس بالا و توان مصرفی کم ، یک اسیلاتورحلقوی با دو ‏‎delay stage‎‏ معرفی می شود.ساختار دیفرانسیلی این اسیلاتور موجب کاهش نویز تغذیه تزریق شده به مدار می گردد. علاوه بر آن بخاطر ‏‎swing‎‏ ولتاژ بالا، ‏‎phase noise‎‏ در مدار به میزان قابل توجهی کم می گردد. آشکارساز فاز ارائه شده می تواند در فرکانس های بالا ، در یک مدار ‏‎clock/data recovery‎‏ کار کند. مزیت این مدار بر طرحهای قبلی این است که بخاطر استفاده نکردن از مدارات ترتیبی سرعت آشکارسازی اختلاف دو لبه پالس ، به میزان قابل توجهی بالا می رود. به علاوه با استفاده از یک مدار آشکارساز فاز اضافی با کنترل جریان مدار ‏‎charge pump‎‏ ، پهنای باند ‏‎pll‎‏ قابل کنترل خواهد بود. این خاصیت به ما امکان می دهد که در زمان ابتدای روشن شدن ‏‎pll‎‏ پهنای باند حلقه را زیاد کنیم تا بتوانیم به زمان ‏‎acqisition‎‏ مناسب برسیم. پس از اینکه حلقه قفل شده با کم کردن پهنای باند از عبور نویز سوار بر پالسهای ورودی ، تا حد امکان جلوگیری کرده ، ‏‎jitter‎‏ حاصل از نویز ورودی در خروجی را کاهش می دهیم. نتایج شبیه سازی نشان می دهد که این مدار توان معادل ‏‎10.5mv‎‏ از یک منبع ‏‎3.3v‎‏ مصرف می کند . زمان ‏‎acquistion‎‏ ، ‏‎30ns‎‏ است.

این پایان نامه شامل طراحی و شبیه سازی یک ‏‎pll‎‏ ، با توان مصرفی کم و ‏‎jitter‎‏ پائین ، و در رنج فرکانسی ‏‎1ghz-2ghz‎‏ ، در تکنولوژی ‏‎cmos,0.35um‎‏ می باشد.