سنتز کننده فرکانسی تمام دیجیتال برای رنج فرکانسی 3.4-4.1ghz برای استاندارهای ieee802.11y با استفاده از تکنولوژی 180nm-rfcmos در سطح ترانزیستوری طراحی و شبیه سازی گردید. برای بلوک مبدل زمان به دیجیتال از روش ورنیر و شکل دهی نویز مرتبه ی اول استفاده شده است. در این ساختار جدید، از اسیلاتورgro برای افزایش وضوح این بلوک و کاهش نویز فاز وارده در اثر نویز کوانتیزاسیون به طیف فرکانسی خروجی استفاده می کند، لذا در این طراحی وضوح مبدل زمان به دیجیتال تا 4ps بهبود می یابد. از طرفی این ساختار توان مصرفی مدار را به طور قابل ملاحظه ای کاهش می دهد. برای بلوک اسیلاتور، از اسیلاتور کنترل شونده به صورت جملات دیجیتال استفاده شده است. بانک های خازنی آن به صورت باینری وزن دهی می شوند. به کمک مدولاتور سیگما-دلتای 11 بیتی مرتبه ی سه به کار گرفته شده در کنترل تقسیم کننده و سه بانک خازنی با وزن های متفاوت، توانایی کنترل فرکانسی تا 1khz فراهم می شود. نهایتا فیلتر دیجیتال iir برای حذف مولفه های فرکانس بالای طیف خروجی و نویز شکل دهی شده توسط مبدل زمان به دیجیتال به کار گرفته می شود. در این پایان نامه سنتز کننده با نرم افزارهای rf-hspice، pll design assistant شبیه سازی شده است. نویز فاز اندازه گیری شده در فرکانس مرکزی 3.6ghz در آفست فرکانسی400khz برابر-110dbc/hz و در آفست فرکانسی 20mhz برابر -157dbc/hz است. مدت زمان قفل شدن مدار با توجه به پاسخ پله ی مدار به ازای تغییرات 10ppm از فرکانس مرکزی، کمتر از 10?sec بدست آمد. لذا مقادیر اندازه گیری شده نه تنها مقادیر مورد نظر استاندارد ieee را فراهم کرده است بلکه قدری پایین تر از سنتزکننده های مطرح شده در مراجع است.

در این رساله مدولاتور سیگما - دلتای پیوسته در زمان با پهنای باند 2.5mhz و توان مصرفی پایین در سطح ترانزیستوری و در تکنولوژی tsmc 0.18µm cmos با ولتاژ 1.8v طراحی و شبیه سازی گردید. ابتدا بوسیله نرم افزار matlab و در سطح سیستم به طراحی و شبیه سازی مدولاتور مذکور پرداخته شد و سپس با استفاده از پارامترهای بدست آمده از طراحی در سطح سیستم، طراحی مداری با استفاده از نرم افزار hspice انجام شد. مبدل طراحی شده از مرتبه پنجم و دارای ساختار تک طبقه ی روبه جلو است که شکل دهی مناسبی برای نویز کوانتیزاسیون بوجود می آورد. با اضافه کردن یک حلقه در مدولاتور و استفاده از ساختار دوحلقه ای، مدولاتور را به تأخیری در حدود یک پریود نمونه برداری در کوانتایزر خود، پایدار کردیم. برای پیاده سازی فیلتر حلقه از ساختار جدیدی استفاده شده است که تعداد opampهای استفاده شده را به نصف کاهش داده است و بهبود مناسبی در توان مصرفی ایجاد کرد. مبدل آنالوگ به دیجیتال استفاده شده در مسیر فیدبک با معماری current steering است که سرعت بالایی دارد و برای اینکه کارایی مدولاتور را تضعیف نکند با روش self-calibration طراحی گردید. کوانتایزر داخلی با یک مبدل فلش 4 بیتی محقق گردید تا دقت و محدوده تمام رنج بیشتری بدست آید. در این طراحی فرکانس نمونه برداری 80mhz، پهنای باند سیگنال ورودی 2.5mhz و osr=16 بوده است. شبیه سازی های انجام شده sndr برابر 71db و محدوده دینامیکی 74db را برای طرح ارائه شده نتیجه داد. توان مصرفی مبدل طراحی شده در ولتاژ 1.8v برابر 7.4mw است.

با رشد روز افزون ارتباطات بیسیم، سایز و قیمت سیستم های بیسیم کاهش پیدا کرده است. طراحی برای ولتاژ های کم و توان مصرفی پایین و همچنین قابلیت مجتمع شدن از ملاحظات مهم طراحی سیستم های rf می باشد. میکسر ها تقریباً در هر سیستم گیرنده rf استفاده می شوند. یکی از میکسر-هایی که کاربرد فراوانی دارد، میکسر گیلبرت است. میکسر های فعال با ساختار میکسر گیلبرت عدد نویز بالایی دارند و بر عدد نویز کلی گیرنده تاثیر زیادی می گذارند. عدد نویز بالای میکسر بر طراحی تقویت کننده کم نویز قبل از میکسر نیز تاثیر می گذارد و طراحان مجبور می شوند که تقویت کننده را با عدد نویز پایین تر طراحی کنند. در این پایان نامه سعی شده است که lna را با میکسر گیلبرت ترکیب کرده و یک میکسر فعال کم نویز ارائه نماییم. این نوع میکسرها طراحی گیرنده را ساده تر می-کنند و همچنین قابلیت مجتمع شدن مدار بیشتر و توان مصرفی نیز کم تر می گردد. در این پایان نامه تکنیک جدیدی برای طراحی میکسر باندپهن کم نویز ارائه شده است. میکسر پیشنهادی بر اساس ساختار میکسر گیلبرت در تکنولوژیm µ 0.18 برای باند فرکانسی ghz6-1 طراحی و شبیه سازی شده است. در این پروژه از تکنیک کاهش نویز برای طراحی قسمت هدایت انتقالی در میکسر استفاده شده است. همچنین به منظور کاهش عدد نویز و توان مصرفی، ترانزیستور ها در ناحیه زیرآستانه بایاس شده اند. مدار تزریق جریان استاتیک به میکسر اضافه شده است که این باعث کاهش عدد نویز نیز می گردد. بایاس زیرآستانه باعث کاهش بهره می گردد لذا برای افزایش بهره در میکسر پیشنهادی از سلف استفاده شده است. نتایج شبیه سازی با آنچه انتظار داشتیم تطابق دارند. میکسر پیشنهادی در پهنای باند ghz5، بهره متوسط db18.7 و عدد نویز ssb db6.32 از خود نشان داده است. میکسر پیشنهادی نسبت به مدارات دیگر که در کارهای مشابه قبلی انجام شده اند عدد نویز پایین تری دارد.

فشرده سازی تصویر از یک سو در کاربردهای گسترده ای مانند چندرسانه ای، اینترنت، حوزه ارتباطات و نقل و انتقالات واز طرفی دیگر بعلت محدویت در ذخیره سازی اطلاعات، بسیار با ارزش و دارای اهمیت است. در این پایان نامه با توجه به نیاز به تصاویر با کیفیت قابل قبول در سطح فشرده سازی بالا، از استاندارد جدید فشرده سازی تصویر که بر اساس تبدیل موجک می باشد، استفاده شده است. در این استاندارد، فشرده سازی تصاویر به میزان زیاد امکان پذیر می باشد در حالی که کیفیت تصویر بازسازی شده ی بهتری نسبت به استانداردهای پیشین مانند استاندار د بر پایه ی تبدیل کسینوسی گسسته (dct) در نرخ های فشرده سازی برابر بدست می آید. بخشی از استاندارد که این امکان را فراهم می کند، مرحله بدست آوردن ضرایب تبدیل است که از مهمترین بخش های این استاندارد محسوب می شود و بر اساس تبدیل موجک گسسته (dwt) می باشد. وظیفه ی این مرحله ارائه بهترین کیفیت تصویر می باشد. به این معنی که با توجه به میزان فشرده سازی مورد نیاز، با روشی موثرتر، فایل خروجی با حجم و با کیفیت مطلوب تشکیل می شود. که بر روی پردازنده سیگنال دیجیتالی(dsp) برای شبیه سازی بکار گرفته شده است.در این روش ضرایب dwt ابتدا کوانتیزه شده، سپس ضرایب با استفاده از کدکننده به رشته بیت تبدیل می شود. در این پایان نامهروشی جدید مبنی بر کاهش ضرایب dwtقبل از انجام عمل کوانتیزه بر روی تصویر باز سازی شده، ارایه شده است. میزان تاثیر باندهای مختلف تبدیل موجک بر کیفیت تصویر بازسازی شده، متفاوت است. در این روش می توان در مرحله ی تبدیل و روش معادل، ضرایب باندهایی را که دارای تاثیر کمتر هستند، به میزان بیشتری حذف نمود و ضرایب باندهایی را که دارای تاثیر بیشتر هستند را برای داشتن اغتشاش کمتر نگه داری کرد.همچنین نتایج الگوریتم فشرده سازی با الگوریتم موجک درخت صفر ادغام شده ezw)) برای شبیه سازی بر روی dsp مورد بررسی و نتیجه گیری قرارگرفته است. این الگوریتم دارای پیچیدگی محاسباتی کمتر و کیفیت تصویر مناسب می باشد. پیاده سازی مراحل فشرده سازی تصویر با کد تبدیل موجک، مرتب سازی و رمزگذار ezwو مراحل استخراج تصویر از بیت فشرده شده، بر روی شبیه ساز tms320c6713ti dsp مورد ارزیابی قرار گرفته است. در این پایان نامه با طراحی سخت افزار مناسب جهت اجرای الگوریتم فشرده سازی بی درنگ از پردازندهti dsp tms320c6713 استفاده شده است. همچنین تراشهfpga altera cycloneiiبرای امکان توسعه سخت افزار، سرعت بخشیدن در اجرای محاسبات بصورت موازی،در طراحی سخت افزار بکار رفته است.

از آنجایی که سیگنالهای با مدولاسیون دامنه بطور مستقیم نمی توانند به ورودی تقویت کننده های توان خطی اعمال شوند لذا از ساختار های خاص تقویت کننده توان سوئیچینگ برای جمع کردن دامنه و فاز سیگنال استفاده می شود. در سال 2010 میلادی روش جدیدی برای سیگنالهای با پوش متغیر توسط آقای دانیل سیرا به نام مدل مورد نظر تقویت کننده توان کسکود مدوله شده کلاس e ارائه شد. مزیت اصلی این مدل داشتن توان خروجی با رنج دینامیکی بالا، بدون مدولاتور منبع تغذیه ای خارجی که در روشهای رایج بکار برده می شود، می باشد. مشکل اصلی مدولاسیون کسکود , اعوجاج بالای دامنه am-am در مقایسه با مدولاتورمنبع تغذیه ای می باشد. مدل ارائه شده در این پایان نامه در تکنولوژی برای سیستم های edge،wcdmaوlte مناسب است. در این پایان نامه اعوجاج am-am ،توان خروجی، بازده و توان تلفاتی pa موردنظر توسط تغییر ساختار آن بهبود یافته است. paمورد نظر دارای فرکانس کاری gh2 با عرض باند mhz350، دارای توان خروجیdbm2/25، حداکثر بازده افزوده45، بهره توانی 15و رنج کنترل توانی dbm5/19 می باشد. مدار های طراحی شده با نرم افزار 2008-ads شبیه سازی شده است.

در این پایان نامه هدف، طراحی و شبیه سازی سنتز کننده ی فرکانسی تمام دیجیتال برای پوشش استاندارد ieee802.11a می باشد. سنتز کننده ی فرکانسی تمام دیجیتال از بلوک هایی، از جمله نوسان ساز کنترل شده با کلمات دیجیتال، مبدل زمان به دیجیتال، فیلتر و اجزای کنترلی فرکانس مورد نظر تشکیل می شود. این پایان نامه ابتدا به طراحی و شبیه سازی هر یک از این بلوک های ذکر شده پرداخته و سعی بر بهبود در کارایی آنها شده است. سپس کل مدار های طراحی شده دریک جا برای طراحی وشبیه سازی سنتزکننده مورد نظر بکار برده می شود. کنترل نوسان توسط بانک خازنی موجود در نوسان ساز کنترل شده با کلمات دیجیتال انجام می شود. در این سیستم ترکیبی از روش دودویی و فیبوناچی جهت کنترل گام های بزرگ، وزن-دهی واحد و استفاده از مدولاتور سیگما-دلتا برای گام های ریز و اعشاری استفاده شده است. به منظور کاهش تاخیر و نیز افزایش رزولوشن مبدل زمان به دیجیتال از ترکیب روش های ورنیر و حلقه ی چند مسیره استفاده شده است. در حلقه ی درونی مبدل زمان به دیجیتال عمل بهینه نمودن توان مصرفی مبدل با استفاده از اسیلاتور حلقوی کنترل شده انجام می شود. تقسیم کننده ی 2/3 برای کاهش فرکانس خروجی اسیلاتور کنترل شده با کلمات دیجیتال طراحی و شبیه سازی شده است. این بلوک در فرکانس 5.1-5.8ghz کارایی لازم را دارد. با کاهش فرکانس، بستر را برای کار دیگر المان های موجود در بخش کنترلی سنتز کننده ی فرکانسی، با مصرف توان کمتر فراهم می نماید.

امروزه با بالا رفتن دقت و سرعت پردازشگرهای دیجیتال از یک طرف و روند رو به رشد سیستم های قابل حمل که عمدتا با باطری کار می کنند، از طرف دیگر، طراحی مبدل های آنالوگ به دیجیتال سریع و به خصوص کم مصرف، اجتناب ناپذیر است. به طوری که محدودیت های عملکرد سرعت این مبدل ها، تبدیل به محدودیت عملکرد کل سیستم پردازش دیجیتال می شود. همچنین کاهش توان مصرفی باعث افزایش طول عمر باطری، کاهش ابعاد آن و در نتیجه کاهش هزینه ی بسته بندی و خنک کردن سیستم می شود. مزیت دیگر کاهش توان مصرفی، قابلیت اطمینان ناشی از تاثیرات دمایی تراشه است. یک قانون سر انگشتی بیان می دارد که با افزایش هر 10 تا 20 درجه دمای تراشه، احتمال خطا در تراشه ها تقریبا دو برابر می شود. بررسی مسیر پیشرفت تکنولوژی cmos، حاکی از کاهش سریع در ابعاد ترانزیستورهاست. با کاهش طول کانال ماسفت ها ضخامت لایه ی اکسید کم شده، در نتیجه حداکثر ولتاژ قابل تحمل بین گیت و کانال کاهش می یابد. از این رو ولتاژ تغذیه ی مدارات مجتمع نیز با کوچکتر شدن ابعاد، کوچک تر می-شود. کوچکتر شدن منابع تغذیه، مطلوب مدارات دیجیتال بوده و منجر به کاهش توان مصرفی آنها می گردد. اما در مدارات آنالوگ، کاهش ولتاژ تغذیه، با حفظ مشخصات مطلوب مدار، حتی می تواند باعث افزایش توان مصرفی گردد [1]. یکی دیگر از خواسته های طراحان سیستم های پردازش دیجیتال مجتمع کردن مبدل های آنالوگ به دیجیتال، همراه قسمتهای پردازش دیجیتال بر روی یک تراشه می-باشد که با افزودن مشکلات جدیدی از جمله طراحی ولتاژ پایین، اثرات نویز بدنه و ...، طراحی این مبدل ها را مشکل تر کرده است. مبدل آنالوگ به دیجیتال به روش تقریب متوالی به دلیل داشتن بلوک های آنالوگی کمتر(فقط یک مقایسه گر) در ساختار خود، یکی از بهینه ترین مبدل ها از نظر مصرف توان بوده و سازگاری خوبی با کوچک شدن تکنولوژی cmos دارد. سرعت این مبدل ها پایین و رزولوشن (دقت) متوسطی دارند. البته با ارائه تکنیک هایی در کارهای مختلفی سرعت و دقت این مبدل ها تا حدودی افزایش یافته است. اما از آنجایی که مدارات داخلی مبدل با سرعت، n+1 (n، رزولوشن مبدل) برابر فرکانس نمونه-برداری مبدل کار می کنند لذا افزایش سرعت در این مبدل ها محدود به کسری از سرعت قابل دسترسی در تکنولوژی استفاده شده، می باشد، و افزایش سرعت در تکنولوژی های کوچکتر بهتر انجام می گیرد. از این رو علی رغم توان مصرفی بسیار پایین مبدل آنالوگ به دیجیتال به روش تقریب متوالی، دستیابی به رزولوشن های بالاتر از 10 بیت و سرعت های در حد چند ده مگاهرتز به سادگی با این ساختار امکان پذیر نیست] 2[. برای این منظور در این پایان نامه یک ساختاری مرکب از مبدل به روش تقریب متوالی و مبدل pipeline استفاده شده است. تا بتوان در کنار بهره جستن از توان مصرفی پایین مبدل به روش تقریب متوالی، سرعت و دقت را هم بالا برد. مبدل طراحی شده دارای دقت 12 بیت با سرعت ms/s30 می باشد، مهمترین کاربرد این مبدل در دوربینهای دیجیتال، سیستم های مخابراتی نظیر wi-fi چند آنتنه، سیستم های تصویربرداری پزشکی و ابزار دقیق می باشد. 1-2- ساختار پایان نامه در فصل دوم ابتدا تعریفی از مبدل آنالوگ به دیجیتال و پارامترهای آن ارائه شده و در ادامه به بررسی انواع مبدل های آنالوگ به دیجیتال و مقایسه آنها پرداخته می شود. فصل سوم به بررسی نحوه عملکرد مبدل آنالوگ به دیجیتال به روش تقریب متوالی، تشریح بلوک های سازنده ی آن و ساختارهای مختلف مطرح شده در مراجع برای هر یک از این بلوک ها، اختصاص یافته است. در فصل چهارم مبدل های آنالوگ به دیجیتال pipeline معرفی شده و نحوه عملکرد آن به همراه بلوک های سازنده آن توضیح داده شده است؛ در ادامه ی این فصل به تکنیک کالیبراسیون اشاره شده و روش تصحیح دیجیتالی خطا و تاثیر آن بیان شده اند. در فصل پنجم مبدل آنالوگ به دیجیتال پیشنهادی و دلایل انتخاب آن، توضیح داده شده سپس برای تک تک بلوکهای مبدل مورد نظر ساختاری طراحی شده و نتایج شبیه سازی آورده شده اند. نهایتاً در فصل ششم نتایج مبدل آنالوگ به دیجیتال پیشنهادی و همچنین پیشنهادات بیان شده اند.

در این پایان نامه، منبع تغذیه سوئیچینگ باک به منظور استفاده در تجهیزات الکترونیکی قابل حمل طراحی و شبیه سازی شده است. به بیان روشن تر، این فرآیند ابتدا با تحلیل دقیق پاسخ فرکانسی مبدل باک و در نظر گرفتن تاثیر عناصر تشکیل دهنده ی آن و آثار پارازیتی آن ها به انجام رسیده است. سپس محدوده ی فرکانس کلیدزنی در بازه ی وسیع ولتاژ ورودی از 4/1 تا 2 ولت، جریان بار خروجی از صفر تا یک آمپر و ولتاژ خروجی 2/1 ولت، بر مبنای مشخصه های مهمِ ضربان ولتاژ خروجی، ضربان جریان سلف و بازدهی در طراحی بهینه مبدل باک پیش از طراحی مدارهای کنترلی آن انتخاب شده است. در واقع در این طراحی و شبیه سازی، مقدار سلف 7/4 میکروهانری با مقاومت 8/0 میلی اهم و مقدار خازن 7/4 میکروفارادی با مقاومت 50 میلی اهم انتخابی مناسب نسبت به کارهای قبلی، برای دستیابی به بازه ی فرکانس کلیدزنی بهینه 625 تا 850 کیلوهرتز و بازده 97 تا 7/99 درصد می باشند. تقویت کننده ی کسکدتاشده با بهره ی ولتاژی 2500، فرکانس قطع 29 مگاهرتز، حاشیه ی فاز 68 درجه با مقدار نرخِ گردش مثبت و منفی 5/7 و 9/9 ولت بر میکروثانیه و بازه ی تغییر ولتاژ ورودی 100 میلی ولت تا 3/1 ولت جهت استفاده در جبران ساز نوع سوم پیشنهادی بررسی و شبیه سازی گردیده است. علاوه بر این، مقایسه کننده ی هیسترزیس پیشنهادی با بهره ی ولتاژی 20000، ولتاژ آفست ورودی در حدود 2/3 میلی ولت، عرض پنجره ی هیسترزیس کم تر از 40 میلی ولت و نرخِ گردش مثبت و منفی 250 و 290 ولت بر میکروثانیه طراحی و شبیه سازی شده است. شایان ذکر است که نتایج حاصل از این شبیه سازی دلیل روشنی بر روند بهینه طراحی مبدل باک، مدار جبران ساز نوع سوم و مقایسه کننده هیسترزیس پیشنهادی در این روش می باشد. این طرح با دو نرم افزار متلب و hspice در فن آوری 0.18um cmos به صورت سیستمی و مداری شبیه سازی شده است.

در این پایان نامه یک مدولاتور سیگما-دلتای پیوسته زمانی و یک فیلتر cic مربوط به آن جهت قرائت تغییرات خازن سنسورهای خازنی در تکنولوژی 0.18um cmos tsmc , با نرم افزار spectro cadence طراحی شده است. با توجه به اینکه پردازش و خطی سازی سیگنال دیجیتال، خیلی راحت تر از حالت آنالوگ آن می باشد، لذا در این پایان نامه به طراحی مدولاتور سیگما-دلتای پیوسته، بعنوان مدار واسط، جهت سنس تغییرات خازن وتبدیل آن به یک سری بیت های 0 و 1 پرداخته شده است. در روش ارائه شده، ولتاژ ثابتی بعنوان ورودی به مدولاتور اعمال می شود و بدون استفاده از مدارات اضافی، متناسب با اندازه خازن سنس کننده، رشته بیت های 0 و 1 با چگالی متفاوت در خروجی مدولاتور ظاهر می گردد. در واقع این ایده از ثابت گرفتن سیگنال ورودی مدولاتور و متغییر قرار دادن خازن سنس کننده نتیجه شده است. مبدل آنالوگ به دیجیتال سیگما-دلتای طراحی شده، تک بیتی و از مرتبه دوم انتخاب شده است. در ادامه به طراحی و شبیه سازی فیلتر cic 18 بیتی جهت تبدیل خروجی مدولاتور سیگما-دلتا بصورت رشته بیت های موازی پرداخته شده است. خازن سنس کننده، در طبقه اول فیلتر حلقه قرار داده شده است. با توجه به اینکه این خازن بعنوان انتگرال گیر می باشد، با افزایش ظرفیت خازن مدت زمان شارژ زیاد شده و در نتیجه چگالی بیت های صفر در خروجی مدولاتور افزایش می یابد و با کاهش خازن نتیجه برعکس شده و چگالی بیت های یک افزایش می یابد. در این طراحی فرکانس نمونه برداری مدولاتور 10mhz و ولتاژ ورودی به مدولاتور 0.3v می باشد. فرکانس کلاک انتگرال گیرهای موجود در ساختار فیلتر cic 40mhz و نرخ کاهش نمونه این ساختار r=32 انتخاب شده است. با فرض 3 بیت خطا، مدارات طراحی شده، تغییرات خازن در حدود 12ff را آشکار می کنند.

در این پایان نامه طراحی و شبیه سازی یک تقویت کننده تفاضلی سرعت بالا و گین کافی برای مبدل آنالوگ به دیجیتال pipeline با رزولوشن10-bit و فرکانس 150ms/s با طبقات درونی 4 بیتی ارائه می شود. هسته اصلی این تقویت کننده، ساختار کسکود تاشده با ورودی های تفاضلی nmos بوده و برای افزایش icmr، در طبقه ورودی علاوه بر زوج تفاضلی nmos، از زوج تفاضلی pmos نیز استفاده شده است. از آنجایی که گره های خروجی دارای امپدانس خیلی بالایی هستند، لذا عدم تطابق کوچکی باعث به اشباع رسیدن یا قطع شدن تعدادی از ترانزیستورها می گردد؛ در این کار برای تنظیم کردن مقدار خروجی ها در یک مقدار ولتاژ dc ثابت، از مدار فیدبک مد مشترک استفاده شده است. علاوه بر آن جهت مقاوم سازی در برابر تغییرات دما و ولتاژ تغذیه، ولتاژهای بایاس مدار با استفاده از روش bandgap voltage طراحی شده و تغییرات آنها در دمای بین -20 تا 85 درجه، کمتر از 40mw است. این تقویت کننده برای تامین حداقل خطای 1/2lsb و حداقل زمان نشست برابر 3/(5f_s ) در تکنولوژی 0.18µm cmos طراحی و شبیه سازی شده است. برای رسیدن به پارامترهای مذکور، تقویت کننده باید گین 66db و پهنای باند گین واحد(ugb) 1.75ghz داشته باشد که مدار طراحی شده دارای گین 67db، پهنای باند بهره واحد 1.9ghz و حاشیه فاز 51 درجه می باشد و این مقادیر برای adc مذکور کاملا کافی است. در این تقویت کننده مقدار icmr بین 0.3 تا 1.5 ولت، سوئینگ خروجی بین 0.3 تا 1.35 ولت و توان مصرفی در ولتاژ تغذیه 1.8v برابر 12.7mw است. همچنین مقادیر cmrr و psrr، از صفر تا فرکانس 3-db (1mhz) به ترتیب برابر با 110db و 68db می باشد

در این پروژه ابتدا اثر ضریب انبساط حرارتی را در معادلات جریانهای همرفتی درون زمین، از طریق روابط ترمودینامیکی بررسی کردیم . سپس با توجه به ماهیت گذار فاز در ناپیوستگی عمق 670کیلومتری زمین ضریب انبساط حرارتی منفی را در این عمق در نظر گرفته و اثر آن را در جریانهای همرفتی درون زمین مطالعه نمودیم. برای اولین بار از طریق حل معادلات دیفرانسیل حاکم بر جریان همرفتی درون گوشته با ضریب انبساط منفی در گذار فاز 670کیلومتری، نشان داده می شود احتمال دو لایه بودن جریان همرفتی نسبت به نظریه هایی که همرفتی را در گوشته یک لایه ای فرض نموده اند، بیشتر است .