چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

چکیده ندارد.

در این پایان نامه طراحی سیستمی یک مودم adsl و تحقق بخش همزمان کننده آن آمده است . در بخش نخست ، یک مودم adsl گروه اول براساس استاندارد ansi tl.413 طراحی و شبیه سازی شده است . در این بخش در طراحی هر کدام از بلوکها، سعی در انتخاب روش بهینه در طراحی و رسیدن به مشخصات مورد نظر استاندارد شده است . نهایتا کل سیستم شبیه سازی و خصوصیات قسمتهای سخت افزاری a/d و d/a نیز به دست آمده است . در بخش دوم، به مساله همزمانی در adsl توجه شده است . برای این کار ابتدا، مساله خطای زمانی در گیرنده و اثر آن برسمبولهای دریافتی، بصورت تحلیلی بررسی شده و سپس روشهای مختلف تحقق همزمانی در سیستمهای ofdm، مرور شده اند. پس از آن یک روش جدید همزمانی با استفاده از تخمین زننده بهینه فیلتر کالمن معرفی گردیده است . این روش برخلاف استاندارد موجود، از ارسال پایلوت استفاده نمی کند و در نتیجه نرخ ارسال را افزایش می دهد. خطای این روش برای snrهای مختلف کمتر از ons است که آن را برای اکثر کاربردها مناسب می کند. خصوصیت مهم دیگر آن، مقاومت در برابر نویز کانال است . نتایج شبیه سازی نشان می دهند که خطای تخمین با افزایش نویز کانال تغییر چندانی نمی کند و این خصوصیت ، این الگوریتم را برای محیطهای با نویز زیاد مناسب می کند. در نهایت الگوریتم ارایه شده بهبود یافته و نسخه بهینه شده آن ارائه گردیده است . شبیه سازیها نشان می دهند که الگوریتم بهبود یافته، خطای تخمین را حدود 238 درصد کاهش می دهد.

در این پایان نامه یک دمدولاتور mfsk به روش تمام دیجیتال، برای گیرنده پی جو با ساتار سوپرهترودین طراحی، شبیه سازی و پیاده سازی شده است . سیگنال ورودی دمدولاتور، سیکنال فرکانس میانی دوم (445khz) می باشد که بصورت سخت شده و مربعی در آمده است (a/d یک بیتی). دمدولاتور از سه بخش ، آشکارساز فرکانس ، آشکارساز سمبل و مدار استخراج پالس ساعت سمبل تشکیل شده است . برای آشکارسازی فرکانس ، از روش اندازه گیری پریودهای سیگنال ورودی استفاده شده است . آشکارساز فرکانس دارای مشخصه خطی و خروجی یک بیتی می باشد. واحد آشکارساز سمبل در واقع یک واحد i&d می باشد که با انتگرال گیری از خروجی آشکارساز فرکانس ، خطای فرکانسی هر 4 سمبل محتمل را محاسبه می کند و سمبل با می نیمم خطا را آشکار می کند. برای استخراج پالس ساعت سمبل، یک حلقه قفل فاز دیجیتال (dpll)، استفاده شده است . dpll شامل آشکارساز فاز، فیلتر حلقه و یک نوسان ساز کنترل شونده دیجیتال می باشد. برای آشکارساز فاز، از تکنیک early-late استفاده شده است . فیلتر حلقه نیز یک فیلتر دیجیتال با ضرایب مناسب برای پیاده سازی می باشد. سیستم فوق بطور کامل در محیط نویز سفید گوسی شبیه سازی شده است و پارامترهای مختلف ، از جمله ضرایب فیلتر حلقه، بگونه ای طراحی شده اند که نرخ خطای بیت و خطای فریم مورد نظر در استاندارد ermes حاصل شود. در انتخاب روشها، تحقق سخت افزاری با مساحت و توان کم فاکتور مهمی بوده است و توان مصرفی کم، در سطوح مختلف طراحی مدنظر بوده است . دمدولاتور طراحی شده، با رعایت مسائل طراحی بهینه و کم توان سخت افزاری، بر روی fpga پیاده سازی شده و با استفاده از یک سیستم تست مورد ارزیابی قرار گرفته است .

آرایه های منطقی برنامه پذیر در حوزه کار (fpga) به یکی از عمومی ترین واسطه های پیاده سازی مدارات دیجیتال تبدیل شده اند. در طی پانزده سالی که از معرض آنها می گذرد، اکثر تحقیقات انجام شده بر روی fpga ها در راستای کاهش مساحت و افزایش سرعت کار آنها بوده است . زیرا fpga ها به خاطر اینکه انعطاف پذیر ترین افزاره های برنامه پذیر هستند، نسبت به دیگر واسطه های پیاده سازی کندتر و بزرگتر می باشند. معماری مورد تحقیق در این پایان نامه، معماری برنامه پذیر مختلط (hybrid field programmable architecture) می باشد. که ترکیبی از fpga های مبتنی بر lookup-table و cpld مبتنی بر بلوکهای شبه pla می باشد. در این تحقیق سعی شده است . که کلاستر متعلق به این معماری از نظر پارامترهای معماری مسیریابی بهنیه سازی شود و برتری آن در سطح کل fpga بر معماری سنتی lookup-table بررسی شود. در این راستا ابزارهای cad مکمل برای مطالعه این ساختار توسعه یافته اند تا در کنار ابزارهای جایگذاری و مسیریابی همه منظوره روند مورد نیاز را تحقیق بخشند. روش کار در این پژوهش استفاده از مدارهای نمونه (benchmark) می باشد، بدین معنا که هر کدام از این ندارها بوسیله نگاشت تکنولوژی، دسته بندی، جایگذاری و مسیریابی بر روی fpga با پارامترهای معماری مورد نظر پیاده سازی می شود و سپس تاخیر و مساحت اشغال شده توسط آن اندازه گیری می شود. پارامترهای معماری هنگاهی در نقطه بهنیه خود هستند که تاخیر و مساحت اشغال شده بطور میانگین برای تمام مدارهای نمونه کمینه شود. معماری مسیریابی بکار گرفته شده یک معماری چند سطحی است که نتایج بدست آمده لزوم استفاده از آن را تایید می کند و علت گرایش صنعت کنونی fpga را به استفاده از معماری مسیریابی چند سطحی به نمایش می گذارد. این پژوهش همچنین مزایای استفاده از منابع منطقی product-term را در کنار منابع رایج مانند lookup-table نشان می دهد.

در سالهای اخیر پیشرفت صنعت vlsi بسیار چشمگیر بوده است و تکنولوژیهای جدیدی را در اختیار تولیدکنندگان سخت افزار قرار می دهد که انتظار می رود به کمک آن، بتوان صدها میلیون ترانزیستور را در یک تراشه جای داد. تولیدکنندگان نرم افزارهای cad نیز به نوبه خود در صدد هستند که نرم افزارهای جدیدی به بازار عرضه کنند که بتواند از عهده پردازش این حجم عظیم ترانزیستور برآید و زمان پردازش هم حتی الامکان کم باشد. راه حلی که با استقبال زیادی روبرو شده است استفاده از شبکه های کامپیوتری و توسعه برنامه های گسترده است . توسعه برنامه های گسترده به سادگی برنامه های معمولی نیست و برنامه نویسان را با انبوهی از مشکلات مختلف مواجه می کند. برای سهولت بخشیدن به این امر، نیاز به طراحی و پیاده سازی ابزارها و کتابخانه های عام - منظوره داریم تا بخشی از مسائل مربوط به ارتباطات ، پروتکلهای شبکه، مدیریت برنامه های چندرشته ای، متعادل سازی بار و ... را بر عهده گیرد و این امکان را به برنامه نویسان cad بدهد که بیشتر بروی جزئیات الگوریتم خود و حصول کارائی مناسب تمرکز کنند. در این پروژه یک کتابخانه عمومی مناسب برای کاربردهای cad توسعه داده شده است که general re-configurable distributed framework(geredif) نامیده می شود. این کتابخانه یک مکانیزم سطح بالای ارسال و دریافت پیغام پیشنهاد می کند که امکان نقل و انتقال ساختمان داده های پیچیده نظیر گراف و درخت را فراهم می کند و داده های انتقال یافته را با سرعت زیادی به یک ساختار شی گرا در حافظه تبدیل می کند. برای واضحتر شدن چگونگی استفاده از این محیط، با استفاده از geredif یک کاربرد خاص (شبیه سازی خرابی) پیاده سازی شده است .

این پایان نامه به بررسی روند طراحی تقویت کننده های توان کنترل پذیر برای کاربرد در سیستم های فراخوان دو طرفه اختصاص دارد. سه فصل اول این پایان نامه (تا صفحه 49) به گردآوری مطالب اختصاص دارد و کار اصلی نگارنده از فصل چهارم شروع می شود. تلاش شده است که بلوک های طراحی شده قابلیت مجتمع شدن با بقیه بلوک های فرستنده - گیرنده را در تکنولوژی cmos دارا باشند. در این کار روش الگوریتمی جدیدی بنام spice-smith chart برای طراحی بهینه تقویت کننده های توان معرفی می شود و اثبات می گردد که این روش در عین حفظ دقت از سرعت کافی برخوردار است . در ادامه یک تقویت کننده ی توان تمام دیفرانسیلی با راندمان بالا در کلاس e با استفاده از این روش و در تکنولوژی cmos-0/8um طراحی می شود. این تقویت کننده توان خروجی کنترل پذیر در بازه 20-30dbm با پله های 2/5db دارد و شبیه سازی های انجام شده بیشینه راندمان آن را برابر 55 درصد نشان می دهند (برای شبیه سازی های از مدل bsimv3 مربوط به یک پروسس cmos-0.8 صنعتی استفاده شده است). مدار طراحی شده از سلف های سیم اتصال استفاده می کند و تکنیک مداری mode-locking نیز برای افزایش بهره طبقه درایور بکار گرفته شده است . راندمان بالای تقویت کننده طراحی شده آن را برای کاربردهای با مدولاسیون fsk که از باتری استفاده می کنند مناسب می سازد. کنترل توان خروجی با تغییر منبع تغذیه بصورت دیجیتالی انجام می شود. منبع تغذیه سوییچینگ ولتاژ پایین با راندمان بالایی که از مدولاسیون دتا استفاده می کند برای انجام این عمل طراحی شده است . قابلیت برنامه پذیری منبع تغذیه توسط یک آرایه برنامه پذیر خازنی تامین می شود. منبع تغذیه دارای ولتاژ خروجی کنترل پذیر در بازه 1.2-2.5v است و راندمان آن در این بازه تقریبا ثابت و برابر 80 درصد می باشد. در آخر دو تقویت کننده توان برای کاربرد در یک تراشه فراخوان دو طرفه با قابلیت کاربرد در استانداردهای چندگانه طراحی می شوند. این تراشه می تواند در دو استاندارد reflex و ermes کار کند و تغییر بین دو استاندارد توسط بلوک های کنترل تطبیقی انجام می شود.

در چند سال اخیر، آرایه های آنالوگ برنامه پذیر در محیط کار (analog array field programmable) به عنوان یک راه حل برای پیاده سازی سریع مدارهای آنالوگ - همانگونه که پیشتر برای تحقیق مدارهای دیجیتال توسط fpga انجام می گرفت - معرفی شده اند. از طرفی با گسترش سیسستمهای قابل حمل و نقل که باید توسط یک باتری تغذیه شوند، لزوم طراحی ولتاژ پایین احساس می شود. در این پایان نامه طراحی آرایه های آنالوگ برنامه پذیر در محیط کار ولتاژ پایین مورد بررسسی قرار می گیرد. معماری های مختلف آنها معرفی می شوند و ویژگیهای هر یک بیان می شود. همچنین تعدادی از fpaa های موجود بررسی می شوند. سپس روشهای مختلف طراحی ولتاژ پایین معرفی می شوند. در این قسمت تاکید ما بر روشهای مداری کاهش ولتاژ تغذیه خواهد بود. بر اساس این روشها یک تقویت کننده عملیاتی با تغذیه 1 ولت طراحی می شود که از طبقه ورودی با راه اندازی بدنه استفاده می کند. با اصلاح تقویت کننده فوق و بکارگیری طبقه ورودی مکمل و طبقه خروجی کلاس ab عملکرد rail-to-rail به دست می آید. با استفاده از روش current sensing یک مدار ناقل جریان بر مبنای opamp فوق طرح می شود تا به عنوان سلول پایه در طراحی fpaa به کار رود. روش پیاده سازی تمام تفاضلی سلول نیز بررسی می شود. سرانجام یک fpaa ولتاژ پایین با استفاده از سلول پایه طراحی شده معرفی می شود و نمونه هایی از کاربردهای آن بررسی می شوند. همچنین روشهای پیاده سازی عناصر passive مورد نیاز نیز مورد بررسی قرار می گیرند.

با توجه به پیشرفت روزافزون تکنولوژیهای ‏‎xdsl‎‏ جهت انتقال اطلاعات با سرعت زیاد از طریق خطوط تلفنی ، پیاده سازی این سیستمها امروزه از اهمیت خاصی برخودار است .با نظر به پارامترهای مختلف ازقبیل قیمت ، زمان ارائه به بازار و انعطاف پذیری ، جهت پیاده سازی سیستمهای مزبور می توان از روشهای مختلف از قبیل پیاده سازی با تکنولوژی ‏‎asic‎‏ یا ‏‎dsp‎‏ استفاده نمود. با درنظر گرفتن انعطاف پذیری پیاده سازی با ‏‎dsp‎‏ و همچنین مساله زمان ارائه به بازار .

در این پایان نامه ساختارهای مختلف سخت افزاری برای پیاده سازی یک دیکدر توربو بر پایه دو الگوریتم اصلی ‏‎map‎‏ و ‏‎sova‎‏ بررسی شده اند. نمودارها و جداولی جهت ارزیابی و مقایسه ساختارهای مختلف ارائه گردیده است .این نمودارها و جداول به همراه نتایج شبیه سازی های سیستمی که در ابتدای پایان نامه آمده استمی تواند به عنوان یک مرجع کامل برای طراحان مورد استفاده قرار گیرد. کاهش پیچیدگی سخت افزاری ، حفظ دقت و بالا بردن سرعت یک دیکدر توربو نیاز سیستمهای جدید مخابرات دیجیتال می باشد. ارائه یک ساختار جدید چند پنجره ای برای پیاده سازی الگوریتم ‏‎log-map‎‏ امکان انتخاب بهینه ترین ساختار را از بین ساختارهای پنجره ای فراهم می کند. ساختار های بر پایه الگوریتم ‏‎map‎‏ و ساختار های بر پایه الگوریتم ‏‎sova‎‏ نیز با هم مقایسه شده اند. در نهایت یک ساختار بدون حافظه و غیرپنجره ای برای پیاده سازی الگوریتم ‏‎map‎‏پیشنهاد شده است که پیش بینی می شود پیچیدگی و توان مصرفی آن از ساختارهای پنجره ای کمتر باشد، سرعت آن با ساختارهای پنجره ای یکی باشد و کارایی سیستمی آن نیز بالاتر از کارایی ساختارهای پنجره ای باشد.

در این رساله با توجه به اهمیت بهینه سازی کیفیت تصویر در عمل فشرده سازی، روش اختصاص بیت در استاندارد فشرده سازی ‏‎jpeg2000‎‏ که براساس تبدیل موجک می باشد، مورد مطالعه و پیاده سازی سخت افزاری قرار گرفته است. وظیفه مرحله اختصاص بیت ، ارائه بهترین کیفیت تصویر بازای محدویت تعداد بایت می باشد.بنابراین طراحی روش اختصاص بیت مناسب، تاثیر فراوانی در عملکرد کدکننده تصویر دارد.

شبکه های عصبی مصنوعی در سالهای اخیر کاربردهای فراوانی در زمینه های مختلف پیدا کرده اند. توانایی این شبکه ها در استفاده از داده های غیردقیق و همچنین توانایی تصمیم گیری در محیط های پیچیده، این شبکه ها را انتخاب مناسبی برای اغلب کاربرد می سازد. در طی سالهای اخیر انواع گوناگون معماری ها برای شبکه های عصبی مصنوعی ارائه شده است که هر کدام دارای معایب و محاسبن خاصی می باشند. در این میان شبکه های عصبی خطی ‏‎mlp‎‏ و شبکه های عصبی درجه دو ‏‎rbf‎‏ اهمیت خاصی پیدا کرده اند. شبکه های عصبی مقطع مخروطی تلاشی است برای ترکیب دو معماری فوق به گونه ای که شبکه حاصل دارای خصوصیات مطلوب دو شبکه باشد. در کار انجام شده پس از بررسی تئوری شبکه های عصبی مقطع مخروطی یک پیاده سازی دیجیتال برای یک کاربرد خاص ارائه شده است. در این پیاده سازی تلاش بر پیدا کردن یک پیاده سازی با سطح تراشه مصرفی حداقل و کارائی قابل قبول بوده است.

با توجه به اهمیت ارتباطات دیجیتال در جهان امروز و همچنین با توجه به نقش مهم مودمهای ‏‎xdsl‎‏ در آینده ارتباطات دیجیتال، در این پایان نامه به طراحی، بهینه سازی و مدلسازی سخت افزاری موتور پردازشگر ‏‎dmt‎‏ مودم ‏‎adsl‎‏ پرداخته شده است. با توجه به فقدان اطلاعات در مورد پیاده سازی سخت افزاری سیستمهای ‏‎xdsl‎‏، در این پایان نامه کلیه اجزای موتور ‏‎dmt‎‏ یک مودم استاندارد ‏‎adsl‎‏ مورد بررسی قرار گرفته اند و بطور کامل و بصورتی بهینه با استفاده از زبان سخت افزاری ‏‎vhdl‎‏ مدلسازی گردیده اند. کلیه مدلها بصورت ساختاری و قابل سنتز نوشته شده اند که براحتی قابلیت تبدیل شدن به سخت افزار را دارا میباشند. علاوه بر مدلسازی سخت افزاری، شبیه سازیهای گسترده ای نیز برای اندازه گیری نویز کوانتیزاسیون در اجزای مختلف موتور ‏‎dmt‎‏ انجام شد و بهینه سازیهای متعددی بر روی اجزای مختلف آن صورت گرفت که در نتیجه پارامترهای مختلف هر یک از اجزای آن بصورتی بهینه و قابل قبول استخراج گردید. برای انجام این شبیه سازیهای سطح پایین و با دقت محدود، یک کتابخانه مدلسازی ریاضیات با دقت محدود برای زبان ‏‎c‎‏ توسعه داده شد که بسیاری از مفاهیم ریاضیات با دقت محدود را پشتیبانی می کند. همچنین برای پیاده سازی سخت افزاری موتور ‏‎dmt‎‏، یک بورد مشابه ساز سخت افزاری به نام ‏‎tudhe‎‏ طراحی و ساخته شده است که توانایی مشابه سازی ‏‎dsp‎‏های پیچیده تا حداکثر دویست و پنجاه هزار گیت را دارا میباشد.