همزمانی، یکی از جنبه های مهم در شبیه سازی سیستم های مختلف است. یکی از ابزارهای بسیار مناسب جهت شبیه سازی سیستم های همزمان، شبکه های پتری هستند. شبکه های پتری تاکنون برای شبیه سازی سیستم های مختلفی از جمله سیستم های بیولوژیکی به کار برده شده اند. در این پروژه، با ادغام ویژگی های یکی از کاملترین نسل های خانواده شبکه پتری با توانایی های یک زبان توصیف سخت افزار، ما روشی نوین جهت مدل سازی شبکه های بیولوژیک فراهم نموده ایم. استفاده از شبکه های بیولوژیکی، به ویژه شبکه های نورونی طبیعی، مزایای بسیار زیادی را در سخت افزارهای آینده فراهم خواهد نمود. روش پیشنهادی در این پروژه، به دلیل استفاده از یک زبان توصیف سخت افزار به همراه یکی از اعضاء خانواده شبکه پتری که برای پیاده سازی شبکه های بیولوژیک طراحی شده است، قادر خواهد بود که بستری فراهم آورد تا شبکه های بیولوژیک را بتوان در کنار یک سیستم سخت افزاری، به صورت توام و با دقت زیاد شبیه سازی نماید.

امروزه با پیشرفت علوم الکترونیک و کامپیوتر و همچنین پیچیده تر شدن این علوم نیاز بیش از پیش به استفاده از نرم افزار ها و ابزارهای کمک طراحی که در اصطلاح cad گفته میشوند، احساس می شود. گراف های تصمیم باینری(bdd)، ساختار داده ای برای توابع منطقی سویچینگ می باشند که برای پیاده سازی بسیاری از توابع منطقی، مورد استفاده قرار می گیرند. مهمترین مسئله در این نوع از گراف ها و نوع خاصی از آنها که بیشترین کاربرد را دار هستند، یعنی گراف های تصمیم مرتبه ای(obdd)، تعداد گره های این گراف ها می باشد. در گراف های obdd، با تغییر مرتبه گراف ابعاد گراف به ازاء یک تابع ثابت، ممکن است تغییر کند. پیدا کردن مرتبه موثر در این نوع از گراف ها که منجر به پیدایش کوچکترین گراف از نظر ابعاد می شود با توجه به امکان پیاده سازی مستقیم این گراف ها به صورت ساختارهای ترانزیستوریو مباحث مصرف توان، به یکی از داغ ترین مباحث در این حوزه از علم تبدیل شده است. الگوریتم id3 یکی از الگوریتم های تصمیم گیری کلاسیک در حوزه حل مسائل تصمیم گیری هوشمند می باشد. الگوریتم c4.5 ، در واقع همان الگوریتم id3 است که برای داده ای پیوسته تغیراتی در آن داده شده است. در این پایان نامه برای کاهش تعدا گره ها و بدست آوردن مرتبه موثر گراف های obdd از این دو الگوریتم استفاده کردیم. در ادامه تحقیقات، به اثر الگوریتم id3 برای بهینه سازی الگوریتم ژنتیک، که خود به عنوان الگوریتمی برای کاهش گره ها استفاده شده است[1]، به عنوان یک عملگر پیش پردازش پی میبریم.

شبکه حسگر بی سیم متشکل از تعداد زیادی گره های حسگری گسترده می باشد و در سالهای اخیر کاربردهای زیادی در زمینه های مختلف صنعتی، نظامی، کشاورزی، صنایع نفتی و پزشکی و غیره به خود اختصاص داده است. به همین دلیل تحقیقات زیادی روی آنها برای بهبود عملکرد و افزایش کارایی آنها انجام شده است. شبکه حسگر بی سیم بسته به نوع کاربرد، ممکن است برای سالها بدون نیاز به نگهداری و تعمیرات و تعویض قطعات مانند منبع تغذیه و غیره به فعالیت خود ادامه دهند. به همین دلیل این شبکه ها باید دارای حداکثر مجتمع سازی باشد و کل آن روی یک تراشه پیاده سازی شود و نیز هزینه پیاده سازی آن بسیار ارزان باشد زیرا به تعداد بسیار زیادی باید تولید شود و همچنین مصرف توان آن نیز بسیار پایین بوده و دارای بیشترین بازدهی انرژی باشد. یک گره حسگر از بخشهای حسگر، پردازشی و مخابراتی تشکیل می شود. حدود %98 از توان مصرفی یک گره حسگر مربوط به بخش مخابراتی می باشد که خود دارای قسمتهای اصلی فرستنده و گیرنده می باشد که به ترتیب 46 و 52 درصد از کل توان مصرفی گره حسگری را به خود اختصاص می دهند. ریزپردازنده 1 درصد از کل توان گره حسگری را مصرف می کند و حسگر و رگولاتور توان مصرفی در حد صفر دارند. ملاحظه می گردد که از میان این قسمتها، توان مورد نیاز بخش مخابراتی، توان مصرفی گره را مشخص می کند. برای غلبه بر این تنگنا، کاهش توان مصرفی فرستنده گیرنده بسیار تعیین کننده می باشد. بنابراین کاهش درصد کمی از توان بخشهای فرستنده و گیرنده تأثیر بسیار زیادی روی کاهش مصرف توان کلی شبکه حسگری بی سیم دارد. از اینرو تکنیکهایی برای کاهش مصرف توان در فرستنده گیرنده های شبکه حسگر بی سیم بررسی گردیده است. این پایان نامه بطور کلی شامل سه قسمت طراحی از گیرنده، فرستنده و سوئیچ آنتن می باشد. در قسمت گیرنده تحت تکنولوژی 0.13 میکرون، منبع فرکانسی ارائه گردیده است که شامل مدارهای vco و ضرب کننده فرکانسی می باشد که این دو نیز با تکنولوژی 0.13 میکرون و با ولتاژ تغذیه 0.5v کار می کنند. مدار vco دارای جریان بایاس 0.07ma و مدار ضرب کننده فرکانسی دارای جریان بایاس 0.1ma بسیار کم مصرف می باشند. همچنین دو معماری مداری front-end شامل یک تقویت کننده کم نویز و میکسری برای کاربردهای شبکه حسگر بی سیم ارائه شده است که هر دو با استفاده از تکنیک باز استفاده کردن از جریان می باشند با این تفاوت که در تقویت کننده کم نویز مدار دوم از یک ترانزیستور آبشاری نیز استفاده شده است. هر دو مدار front-end پیشنهاد شده با فرکانس کاری(rf) 2.4ghz کار می کنند. مدار front-end پیشنهاد شده اول بهره تبدیلی برابر 36.371db دارد و در فرکانس میانی (if)=50mhz عدد نویز8.1db دارد و p1db آن برابر با -9dbm می باشد و همچنین با ولتاژ تغذیه 0.9v دارای توان مصرفی 1.5mw می باشد که بسیار کم مصرف می باشد. و مدار front-end پیشنهاد شده دوم بهره تبدیلی برابر با 25db دارد. نقطهp1db آن نیز -22.5dbm می باشد و عدد نویز پایینی در حدود 4.6db در فرکانس if با مقدار 50mhz دارد. با داشتن ولتاژ تغذیه بسیار پایین 0.6v و توان مصرفی dc حدود 0.4mw بسیار مصرف توان کمی دارد. یک فرستنده با معماری تزریق قفل شده با بازدهی بالا نیز برای کاربردهای شبکه های بی سیم حسگر (wsn) ارائه شده است. نتایج اندازه گیری از front-end فرستنده ساخته شده در فن آوریcmos با مقیاس 0.13 میکرون، نشان می دهد که فرستنده پیشنهادی بسیار مناسب برای کاربردهای توان ارسال پایین از جمله wsn می باشد. برای پیاده سازی با بازدهی بالا و توان مصرفی پایین فرستنده، اسیلاتور توان کلاس-e، با تزریق قفل شده و تکنیک مداری استفاده مجدد از جریان، بکار گرفته شده است. فرستنده ساخته شده با منبع ولتاژ 1v می باشد و pae مربوط به فرستنده 50%، و توان خروجی ارسالی 10dbm می باشد. مصرف توان در vco و پیش تقویت کننده به ترتیب تنها 112?w و 789?w می باشد. برای شبیه سازی مدارهای پیشنهادی توسط نرم افزار ads با وارد کردن مدلی با مقیاس تکنولوژی 0.13 میکرون استفاده شده است.

در این پروژه هدف بررسی و ارائه روشی برای خودکار سازی طراحی مدارات آنالوگ می باشد. خودکار کردن فرآیند طراحی در حوزه آنالوگ هدفی قدیمی و پرسابقه است که در طی 20 سال گذشته و بعد از ورود کامپیوتر به حوزه طراحی مدارات الکترونیک تلاش های زیادی در این زمینه صورت گرفته است. برای نیل به این هدف روش های گوناگونی ارائه شده است که در این تحقیق، این روش ها مورد نقد و بررسی قرار گرفته و در نهایت روشی الگوریتمیک بر پایه محاسبات دستی ارائه شده است. در مسیر آنالیز مدارات از مدل های ekv و bsim در کنار هم استفاده شده است. این روش بر روی دو معماری متداول تقویت کننده های عملیاتی، که از مهم ترین زیر سیستم ها در مدارات آنالوگ محسوب می شوند، یعنی تقویت کننده دو طبقه miller و معماری folded-cascode پیاده شده است. برای این منظور ابزاری بر پایه c++ ارائه شده که کاربر توصیف رفتار تقویت کننده عملیاتی مورد نظر را در قالب verilog-ams به این ابزار ارئه می کند و مدار مورد نظر را در قالب یک فایل استاندارد hspice دریافت می کند. زبان توصیف سخت افزار از روش هایی است که در مدارات دیجیتال مورد توجه بسیار واقع شده است. طی سالیان گذشته ایده استفاده از زبان توصیف سخت افزار به سیستم های آنالوگ هم کشیده شده است و غایت کاربرد این ایده را می توان در سنتز مبتنی بر توصیف آنالوگ دید، که در این پروژه به آن پرداخته شده است.

شبکه حسگر بی سیم متشکل از تعداد زیادی گره های حسگری گسترده است و در سال های اخیر کاربردهای زیادی در زمینه های مختلف صنعتی، نظامی، کشاورزی، صنایع نفتی و پزشکی و غیره به خود اختصاص داده است .به همین دلیل تحقیقات زیادی روی آن ها برای بهبود عملکرد و افزایش کارایی آن ها انجام شده است. یک شبکه ای از حسگرها، بسته به نوع کاربرد آن ها، ممکن است برای سال ها بدون نیاز به نگهداری و تعمیرات و تعویض قطعات مانند منبع تغذیه و غیره به فعالیت خود ادامه دهند. به همین دلیل این شبکه ها باید دارای حداکثر مجتمع سازی باشد و کل آن روی یک تراشه پیاده سازی شود و نیز هزینه پیاده سازی آن بسیار ارزان باشد زیرا به تعداد بسیار زیادی باید تولید شود و همچنین مصرف توان آن نیز بسیار پایین بوده و دارای بیشترین بازدهی انرژی باشد . در متن حاضر که بررسی مبدل های آنالوگ به دیجیتال در شبکه حسگر بی سیم است در ابتدا پس از بررسی شرایط شبکه حسگر بی سیم و نیازهای طراحی در این حوزه در مورد معیار های سنجش عملکرد مبدل های آنالوگ به دیجیتال بحث می شود. سپس معماری های متداول یک مبدل a/d آورده شده است. در ادامه روند طراحی مبدل داده ی مناسب برای این حوزه مورد توجه قرار گرفت. اثر فرکانس بر مصرف توان مبدل بررسی شد و بر اساس همین اثر مدلی عمومی برای توان مصرفی مدارات میکس سیگنال بر حسب فرکانس ارائه شد که میزان توان مصرفی بخش های دیجیتال و آنالوگ مدار را در فرکانس های مختلف نشان می دهد. با توجه به کاربردهای مختلف مدارات و کار در فرکانس های مختلف مدل در طراحی بهینه به ما کمک می کند. در این پروژه در ابتدا یک مبدل شش بیتی با توان مصرفی حدود ده میکرو وات در فرکانس یکصد کیلو هرتز طراحی شد پس از بررسی پروفایل توانی مبدل دیده شد در این فرکانس مقایسه کننده نقش کلیدی در مصرف توان مبدل دارد و با بهینه کردن این بلوک مصرف توان کل مبدل به کمتر از پنج میکرو وات رسید. در ادامه مبدل شش بیتی کم مصرف را تعمیم دادیم و با همان ساختار مبدل های آنالوگ به دیجیتال هشت و ده بیتی طراحی کردیم که مصرف توان آن ها در فرکانس یکصد کیلو هرتز به ترتیب برابر 34 .5 و 3 . 6 میکرو وات است.

این پایان نامه به بررسی پیاده سازی سخت افزاری یک هسته کنترل حرکت در بستر تراشه سیلیکونی می پردازد. این تراشه در طراحی سیستم های کنترل عددی قابل استفاده می باشد و قادر است بخش زیادی از وظایف یک کنترل کننده عددی را در خصوص کنترل حرکت بر عهده بگیرد. این پروژه به دو بخش عمده قابل تقسیم بندی است. بخش اوّل به بررسی و توسعه الگوریتم ها و روش های کنترلی مورد نیاز اختصاص دارد و در آن انواع روش های کنترلی حلقه باز و حلقه بسته و همچنین روش های مختلف میان یابی منحنی های چند بعدی و الگوریتم های شتابدهی و تغییر سرعت مورد بررسی قرار گرفته اند. فرایند پیاده سازی الگوریتم ها در تراشه موضوع بخش بعدی این پروژه می باشد. در این بخش ابتدا الگوریتم های بخش قبل در قالب واحدهای مجزا طبقه بندی گردیده اند. سپس واحدهایی که بالاترین حجم عملیات محاسباتی تکرار شونده را دارا بودند شناسایی شدند. به طوری که پیاده سازی سخت افزاری این واحد ها بیشترین تأثیر را در افزایش کارایی ایجاد نماید. پس از طراحی یک ساختار کلی برای تراشه و تعریف ارتباطات بین واحدها، عملیات واحدهای منتخب توسط زبان توصیف سخت افزاری verilog توصیف گردید. کدهای حاصل پس از سنتز با فرایند طراحی مدارات مجتمع synopsys پیاده سازی گردیدند.

در این پژوهش دو نوسان ساز کنترل شده با سیگنال دیجیتالی بر مبنای دو تکنیک مختلف طراحی این نوسان سازها یکی بر مبنای تغییر قدرت جریان دهی mos و دیگری بر مبنای تغییر خازن بار طراحی شد. نوسان ساز مبتنی بر تغییر قدرت جریان دهی با استفاده از معکوس کننده های مبتنی بر اشمیت تریگر و آرایه ترانزیستورهای موازی جهت بهبود توان مصرفی تحقق یافت. همچنین مداری برای بهبود خطسانی آن در کدهای دیجیتال ورودی بالا ارائه شد. نوسان ساز مبتنی بر تغییر خازن بار نیزدر دو طبقه fine و coarse طراحی شد. طبقه fine آن به وسیله وروکتورهای کنترل شده دیجیتالی و سلولهای تأخیر پسماند جدید جهت بهبود توان مصرفی تحقق یافت. همچنین در طبقه coarse آن نیز سیگنال هایی جهت غیر فعال کردن سلولهای بدون استفاده قرار داده شد و به این ترتیب به بهبود توان آن کمک شد. به علاوه مالتی پلکسر استفاده شده در این مدار نسبت به مالتی پلکسرهای گذشته توان و سطح مصرفی کمتری نیاز دارد. نتایج شبیه سازی بر روی این دو مدار نوسان ساز مختلف بیانگر عملکرد مناسب هر یک از آنها از نظر توان، محدوده تنظیم، خطسانی، جیتر و رزولوشن در میان نوسان سازهای هم طبقه خود می باشد. توان مصرفی این دو مدار به ترتیب 1.04mw در فرکانس 200 mhz و 138µw در فرکانس 215 mhz است. ولتاژ تغذیه مداهار نیز مقدار 1.8v می باشد. کلید واژه: نوسان ساز کنترل شده با سیگنال دیجیتالی، حلقه قفل شده فاز تمام دیجیتال، سلول تأخیر پسماند، وروکتور کنترل شده دیجیتالی، ساختار آبشاری، زیرآستانه، کم مصرف، خطسانی خوب، رزولوشن بالا

حلقه های قفل فاز تمام دیجیتال یکی از مباحث جدید در دنیای امروز الکترونیک است. این مدارها که در واقع معادل دیجیتال حلقه های قفل فاز رایج هستند، با استفاده از تفکر منطقی، پالس ساعت مرجع را با پالس ساعت خروجی هم فاز و هم فرکانس می کنند، که این مسئله با توجه به روند روزافزون جایگزینی مدارهای دیجیتال با مدارهای آنالوگ قابل درک است. امروزه با توجه به مزایای بارز و متعدد طراحی دیجیتال نسبت به آنالوگ، طراحان به سمت دیجیتالی یا حتی نرم افزاری کردن مدارات حرکت می کنند. ساخت حلقه های قفل فاز تمام دیجیتال نیز در واقع بخشی از همین هدف است. حلقه های قفل فاز تمام دیجیتال در مدارهای منطقی وشامل پردازشگر برای تولید پالس ساعت و بازیابی داده ها به کار می روند، همچنین به سرعت در حال جایگیری در فرستنده/گیرنده ها به جای pllهای آنالوگ هستند. این مدارها مانند تمامی مدارهای الکترونیکی چالش های خاص خود را دارند. چالش هایی مانند توان مصرفی، مساحت سیلیکون مصرفی، خطینگی نوسان ساز کنترل شده با سیگنال دیجیتال، زمان قفل و محدوده فرکانسی می تواند زمینه بررسی و تحقیقات طراحان را به وجود آورند. در این پایان نامه با هدف طراحی یک adpll کم مصرف تحقیقات را آغاز نمودیم. با ارائه ساختاری جدید برای قفل فاز به توان مصرفی بسیار پایین،µw800، در فرکانس mhz 500 دست یافتیم. محدوده فرکانسی مدار 200 تا 700 مگاهرتز است. این مدار با دو نوع dcoمتفاوت طراحی شده و کارایی هایی متفاوتی را بدست آوردیم. همچنین یک مدار حذف گلیچ نیز برای فیلتر کردن خروجی آشکارساز فاز/فرکانس طراحی شده است.

در این پایان نامه، الگوی معماری جدیدی جهت پیاده سازی مبدل آنالوگ به دیجیتال تقریب متوالی (sar) پرسرعت ( سرعت دو برابر نسبت به ساختارهای متداول) با استفاده از الگوریتم استخراج دو بیت در هر کلاک از مراحل تبدیل بهبودیافته ( الگوریتم دو بیت همزمان ) معرفی شده است. در این معماری تنها از یک مبدل dac مبنای چهار داخلی با رزولوشن نصف رزولوشن خروجی مبدل sar استفاده می کند که به دلیل ویژگی های ساختار موردنظر از الگوی کدگذاری one-hot استفاده می کند که در نتیجه آن، علاوه بر پشتیبانی رزولوشن های بالاتر، تاثیر بسزایی در بهبود پارامترهای استاتیکی و دینامیکی مبدل و نیز کاهش ابعاد و مصرف توان طرح پیشنهادی خواهد داشت. همچنین از دیگر ویژگی های معماری پیشنهادی استفاده از یک واحد تولید ولتاژهای مرجع مستقل از رزولوشن خروجی مبدل sar است که در نتیجه آن ابعاد ساختار مبدل پیشنهادی برای رزولوشن های بالاتر تنها محدود به dac مبنای چهار خواهد شد و از آنجا که مبدل dac پیشنهادی نیز دارای ابعاد کوچکتری نسبت به سایر ساختارهایی با الگوریتم مشابه است بنابراین ابعاد معماری پیشنهادی کوچکتر از سایر معماری ها با الگوریتم دو بیت همزمان خواهد بود. این ویژگی زمانی بارزتر می شود که در ساختار مداری پیشنهادی از یک dac مبنای چهار ویژه با وزن های ورودی یکسان استفاده می شود که در نتیجه آن ابعاد مدار پیشنهادی بسیار کوچکتر از ساختارهای با الگوریتم دو بیت همزمان و قابل قیاس با ابعاد مبدل های sar متداول می شود. مدل سیستمی معماری پیشنهادی به کمک نرم افزار matlab شبیه سازی شده است و میزان وابستگی پارامترهای مبدل پیشنهادی به خطای المان های داخلی نسبت به ساختارهای متداول مورد ارزیابی کلی قرار گرفته است. مدل مداری مبدل 8 بیتی با توجه به الگوی معماری پیشنهادی در تکنولوژی 90nm 1p4m umc با استفاده از نرم افزار hspice پیاده سازی شده است و که با سرعت نمونه برداری 50ms/s در فرکانس کاری 300mhz، میزان مصرف توان تقریبا 1mw از آن بدست آمده است. در مدل مداری پیشنهادی بجای استفاده از سه مقایسه گر آنالوگ جدا از هم، ایده جدید استفاده از یک مقایسه گر 4 ورودی یکپارچه جهت هر چه کوچکتر شدن ابعاد مدار و نیز افزایش تطبیق پذیری بیشتر و کاهش آفست ورودی و نیز کاهش مصرف توان آن معرفی شده است. سایر پارامترهای دینامیکی و استاتیکی اندازه گیری شده طرح مداری مبدل پیشنهادی، در ادامه گزارش اشاره شده است.

عملکرد منطقی پر سرعت با مصرف توان پایین عنصر کلیدی انواع میکروپروسسورها، ابرکامپیوترها، ارتباطات دوربرد و پردازش سیگنال‏های دیجیتال است. از آنجاییکه مدارات دینامیک در مقایسه با مدارات cmos استاتیک مرسوم دارای سرعت سوئیچینگ بالاتری بوده و مساحت کمتری را مصرف می‏نمایند، کاربرد وسیعی در مدارات vlsi پیدا کرده‏اند. جهت دستیابی به سرعت عملکردی بالای مدار با توان مصرفی پایین، از میان ساختارهای مختلف دینامیک ساختار anl که با داشتن طبقه latch در هر سلول خود آماده خط‏لوله‏ای شدن است، مناسب‏ترین گزینه است. اما ساختارهای مختلف anl بدلیل مشکل race problem دارای glitch در سیگنال خروجی هستند. در این پایان‏نامه دو ساختار با نام‏های tpanl و tpsanl ارائه شده ‏است که با استفاده از کلاک دو فاز غیر همپوشان قادر به حذف glitch خروجی هستند. بهبود سرعت عملکردی در ساختار tpanl بدلیل کاهش ظرفیت خازنی گره‏ ارزیابی مدار است و این ساختار می‏تواند در هر دو ناحیه وارونگی شدید و زیرآستانه عملکرد صحیح با توان مصرفی کمتر نسبت به دیگر ساختارهای anl داشته باشد. ساختار پیشنهادی tpsanl نیز در ناحیه زیرآستانه می‏تواند باعث افزایش ماکزیمم فرکانس کاری مدار شود. علی‏رغم ساختار خط‏لوله‏ای غیرمعکوس‏کننده/معکوس‏کننده در منطق anl، هر دو منطق پیشنهادی tpanl و tpsanl بر اساس ساختار خط‏لوله‏ای غیرمعکوس‏کننده/غیرمعکوس‏کننده استوار هستند و به‏همین دلیل مشکل افت ولتاژ روی ترانزیستورهای nmos بلوک معکوس‏کننده در ناحیه زیر‏آستانه را برطرف‏ می‏نمایند. علاوه‏براین، برای پیاده‏سازی جمع‏کننده cla، یک ساختار درختی جدید پیشنهاد شده است که باعث کاهش طبقات تأخیر مورد نیاز می‏شود. در این پایان‏نامه انواع منابع مصرف توان و روش‏های کاهش آن‏ها در مدارات دیجیتال مورد بررسی قرار گرفته است. همچنین گیت‏های منطقی پایه استاتیک و ساختارهای مختلف مالتی‏پلکسر دیجیتال پرکاربرد، در نواحی عملکردی وارونگی شدید و زیرآستانه طراحی شده و از نظر جریان و توان نشتی و نیز توان مصرفی متوسط مورد مقایسه قرار گرفته‏اند.

افزایش تقاضا برای سیستمهای قابل حمل و با بسته بندی کم هزینه منجر به توجه ویژهی صنعت الکترونیک به مصرف توان به عنوان معیار حیاتی طراحی شده است. جمعکنندهها عناصر مهمی بسیاری از parallel prefix سیستمهای دیجیتال هستند. از بین ساختارهای مختلف جمعکنندهها، ساختارهای power-delay- مناسب هستند. اگر vlsi برای کاربردهای با سرعت بالاو طرحهای adders (ppa) کاهش یابد، درنتیجه یک سیستم با ppa یک سیستم پر سرعتی مانند جمعکنندهی product (pdp) برای مطالعهی عملیات کم مصرف ppa عملکرد بالا به دست میآید. در این پایاننامه جمعکنندههای ارائه شده که ppa انتخاب شدهاند. در این پژوهش روش جدیدی برای تخمین مصرف توان جمعکنندههای بر اساس خازن بار و چگالی گذار گرهها و تعریف پارامتری به نام توان نرمالیزه میباشد. با استفاده از این محاسبه شده است که نتایج آن رابطهی kogge-stone روش مصرف توان جمعکنندههای 4 و 8 بیتی ppa را نشان میدهد. در جمعکنندههای ppa خطی مصرف توان با تعداد گرهها و اتصالات ساختارهای یکی از روشهای کاهش تعداد اتصالات و گرههای محاسباتی و در نتیجه کاهش توان، محدود کردن حداکثر با حداکثر گامهای بازگشتی محدود، ارائه ppa گام بازگشتی میباشد. سه نوع مختلف از جمعکنندههای شده است که مصرف توان و سرعت آنها به ترتیب با استفاده از توان نرمالیزه و عمق منطقی مورد بررسی ، قرار گرفته است. نتایج بررسیها نشان میدهد که برای جمعکنندههای 32 بیتی حداکثر گام بازگشتی 8 مناسبی بین مصرف توان و عمق منطقی است. همچنین نتایج شبیه سازی جمعکنندهی tradeoff دارای 32 بیتی پیشنهادی با سایر جمعکنندههای کلاسیک، نشان میدهد که جمعکنننده پیشنهادی دارای کم- 11 درصد بهبود ،ramanathan 141.14 است که در مقایسه با جمع کنندهی fj به میزان pdp ترین مقدار یافته است. 32 بیتی با استفاده ازاین جمع کننده طراحی alu برای گسترش کاربرد جمعکنندهی پیشنهادی، یک در مد حسابی و منطقی به alu این pdp شده است. نتایج شبیه سازی ما نشان میدهد که کمترین 71.39fj 437.75 و fj 20.16 همچنین بیشترین مقدار آن برای این دو مد برابر fj 199.49 و fj ترتیب برابر است

در سال های اخیر به دلیل افزایش سیستم های قابل حمل که منابع تغذیه ی قابل دسترسی محدودی دارند، مصرف توان به یکی از مفاهیم اساسی در طراحی سیستم ها تبدیل شده است. در تکنولوژی های cmos این مصرف توان به دو بخش توان استاتیکی و توان دینامیکی تقسیم می شود. توان استاتیکی معمولا در مدار های با فشردگی پائین قابل صرفنظر است، اما با مقیاس بندی تکنولوژی و افزایش چگالی ترانزیستورها در تراشه ها، بخش عمده ای از توان کل را به خود اختصاص داده است. در این تحقیق به بررسی منابع مصرف توان استاتیکی، جریان-های نشتی، عوامل موثر روی آنها و همچنین راه های کاهش توان استاتیکی پرداخته شده است. با ارائه ی مزایا و معایب هر یک از تکنیک ها، محدودیت هایی که هر یک از آنها به مدارات اعمال می کنند بررسی شده است. به منظور کنترل و کاهش مصرف توان در ناحیه ی زیرآستانه ابتدا ساختار های مناسب برای پیاده سازی سلول پایه در ناحیه ی زیرآستانه بررسی شده است و در نتیجه مدارات تفاضلی برای این منظور انتخاب شدند زیرا یکی از مسائل مهم در ناحیه ی زیرآستانه، مساله ی نویز است و مدارات تفاضلی به دلیل ساختار تفاضلی حذف نویز بهتری در مقایسه با سایر ساختار ها دارند. از این رو انتخاب مناسبی برای پیاده سازی مدارات در ناحیه ی زیرآستانه هستند. علم کامپیوتر همواره سعی در بهبود کارآیی پردازنده ها داشته است. اما با توجه به اهمیت میزان مصرف توان در پردازنده های امروزی که یکی از مهم ترین بخش ها در بسیاری از سیستم ها می باشند و مصرف توان قابل توجهی را به خود اختصاص می دهند، به کارگیری تکنیک های کنترل و کاهش مصرف توان اهمیت ویژه ای پیدا کرده است. با توجه به مزایا و معایب تکنیک های مختلف کاهش نشتی که در این تحقیق مطالعه شده اند، روش mtcmos برای پیاده سازی واحد های پردازنده ی mips که یکی از پردازنده های با کارآیی بالا می باشد انتخاب شد، سپس از ndr(negative differential resistance) در تکنیک ndrcmos برای کنترل و کاهش مصرف توان پردازنده ها استفاده شد. علاوه بر این با پیاده سازی بخش های محاسباتی پردازنده شامل جمع کننده و alu ی 32بیتی، رجیستر فایل 32بیتی و در نهایت mips شامل سه مرحله خط لوله با استفاده از هر دو روش mtcmos و ndrcmos، کارآیی این دو روش با یکدیگر مقایسه شد. شبیه سازی های انجام شده توسط hspice نشان می دهند با استفاده از قرار دادن مدارات در حالت آماده به کار (در شرایط بی کاری) توسط تکنیک ndrcmos، وبا تغییر این بازه از 5% تا 50% مصرف توان به اندازه ی 58% کاهش می یابد.

شاخصه های عملکرد و کاربرد بهینه سیستم های مخابرات دیجیتال همچون توان عملیاتی و بازدهی انرژی بالا، اهمیت توجه به پیاده سازی و بهبود عملکرد مدارهای الکترونیکی مورد استفاده در سیستم های مخابراتی را روشن می سازد. مدارات کدگشا به عنوان مصرف کننده بخش قابل توجهی از توان مصرفی گیرنده های دیجیتال در تحقیقات گسترده از نظر نحوه پیاده سازی مورد ارزیابی قرار گرفته اند. با توجه به برتری عملکرد کدگشای ldpc در اصلاح خطای اطلاعات دریافتی از کانال، و نیز حجم و پیچیدگی سخت افزار مورد نیاز برای پیاده سازی آن رویکرد بهینه سازی در طراحی و پیاده سازی این مدار در تحقیقات اخیر شایان توجه است. در تحقیق حاضر ارائه معماری کم مصرف برای کدگشای ldpc مد نظر است. بر این مبنا معماری الکترونیکی گره های کدگشا بر اساس الگوریتم کدگشایی min-sum طراحی و پیاده سازی شده است. و پس از سنجش مصرف توان هر بخش روش هایی برای طراحی کم مصرف هر گره بر مبنای اصول کاهش مصرف توان همچون اشتراک گذاری منابع، طراحی زیرمدارات کم مصرف و تغییر روش های محاسباتی در راستای کاهش سخت افزار و توان مورد نیاز ارائه شده است. طراحی گره آزمون با روش اشتراک گذاری بلوک پرکاربرد مقایسه گر مصرف توان آن را نسبت به بلوک طراحی شده اولیه به میزان30% کاهش داده است و نیز تعداد ترانزیستورهای استفاده شده در این مدار به 37% درصد مدار پایه کاهش یافته است. همچنین بر مبنای تحقیقات و طراحی انجام شده، روش محاسبه و انتقال داده بر اساس نمایش اعداد به صورت اندازه- علامت موجب کاهش فعالیت خازنی در مسیر انتفال داده نسبت به روش نمایش متمم دوی اعداد می شود. اندازه گیری توان در مدار گره متغیر کاهش 8% توان را در این حالت نشان می دهد. بعلاوه، ترکیب گراف متناظر کد ldpc و عملکرد زمانی کدگشا این امکان را فراهم می کند که تکنولوژی mtcmos به صورت مستقل از معماری قابل پیاده سازی بر روی کدگشا باشد. این روش به ویژه بر مبنای عملکرد زمانی کدگشای پیاده سازی شده و معماری گره آزمون قابل اعمال است.. استفاده از پالس ساعت غیر همزمان با فرکانس تکرار الگوریتم موجب تسریع انتقال داده کانال به کدگشا از طریق ثبات های خط لوله ای ورودی شده است و باعث کاهش تعداد تکرار لازم در کدگشایی و در نتیجه کاهش مصرف توان می گردد. کدگشای طراحی شده با طول کد 1024 و نرخ 5/0 و با استفاده از تکنولوژی nm 65 سنتز شده است و مصرف توان آن در فرکانس mhz 50 و توان عملیاتی gbps 1 برابر با mw 550 و در فرکانس mhz 250 و توان عمللیاتی gbps 4 برابر با mw 1047 اندازه گیری شده است.

در حوزه الکترونیک دیجیتال با توجه به پیچیده تر شدن مدار های الکترونیکی، شبیه سازی و فرآیند تأیید سیستم های دیجیتال از اهمیت به سزایی برخوردار هستند. در این پایان نامه شبیه سازی سیستم های دیجیتال از زاویه دید محاسبه مصرف توان و بهینه سازی آن به عنوان یک راهکار عملی مورد توجه قرار می گیرد. روش های سّنتی محاسبه مصرف توان متمرکز بر یکسری از الگوریتم ها و روال هایی هستند که زمان زیادی را برای این محاسبات در طی شبیه سازی ها به خود اختصاص می دهند. هدف از این پایان نامه بررسی و پیاده سازی الگوریتم ها و روال های ممکن در زمینه شبیه سازی، محاسبه مصرف توان و امکان انجام این محاسبات در بستره فن آوری رایانش مشبک و کاهش دادن چشم گیر این زمان می باشد. رایانش مشبک نسل جدیدی از سیستم های توزیع شده است که امکان به کار گیری توان بر اساس میان افزار wan و man ،lan رایانشی نامحدود را در شبکه های کامپیوتری امروزی همانند های پیچیده ایی فراهم می آورد. با توجه به گسترده بودن زمینه های کاری این رساله در محاسبه مصرف توان یک سیستم بزرگ دو زمینه فنی شبیه سازی موازی، و تولید و انتقال الگو های بسیار بزرگ مورد بررسی و پیاده سازی قرار می گیرند. با توجه به گستردگی چنین پروژه ایی از لحاظ زمانی، در آخرین فصل این پایان نامه طرح نوینی پیشنهاد داده می شود که چشم انداز کار های آینده ی این رساله را برای تحقیقات بیشتر، از دیدگاه محاسبه مصرف توان، هموارتر می سازد.

در این پایان نامه ساختار جدیدی از مقایسه گرهای آنالوگِ class-ab معرفی و سپس با استفاده از روش مبتنی بر نمودار gm/id طراحی و در تکنولوژی های tsmc 0.18um و umc 90nm توسط نرم افزار hspice شبیه سازی گردید. برای کاهش مصرف توان، طراحی مدار در ناحیه معکوس ضعیف(w.i.) انجام شد. نتایج حاصل از شبیه سازی بیانگر کاهش 50 تا 90 درصدی مصرف توان مدار نسبت به طرح های مشابه و با فرکانس کاری یکسان است. مدار طراحی شده همچنین مستقل از تکنولوژی بوده و با تغییر تکنولوژی از 180nm به 90nm تغییری در رفتار مدار مشاهده نگردید؛ زیرا ابعاد ترانزیستورهای طبقات پیش-تقویت کننده و لچ به گونه ای انتخاب شده اند که تقریباً مستقل از تکنولوژی باشند. مقایسه-گرِ طراحی شده سپس در یک مبدل 6-بیتی sar adc مورد استفاده قرار گرفت و کاهش 55 درصدی در مصرف توان را گزارش داد.

امروزه پیاده سازی سخت افزاری الگوریتم های پردازش تصویر بسیار مورد توجه می باشد. نیاز به پردازش سریع و بی درنگ، پیاده سازی سخت افزاری الگوریتم های پردازش تصویر را اجتناب ناپذیر می کند. الگوریتم های ردیاب ستاره از جمله این الگوریتم ها می باشند که امروزه یکی از دقیق ترین روشها برای تعیین جهت (وضعیت) فضاپیماها در ماموریتهای فضایی می-باشند. الگوریتم ردیاب ستاره به روش مثلث سازی یکی از الگوریتم های متداول برای ردیاب ستاره مبتنی بر فاصله زاویه ای است. نیاز به افزایش سرعت در پیاده سازی الگوریتم ردیاب ستاره به روش مثلث سازی که عموما الگوریتم زمانبری است، ما را به سوی پیاده سازی سخت افزاری این الگوریتم سوق می دهد. هدف این پایان نامه طراحی معماری سخت افزاری الگوریتم ردیابی ستاره با استفاده از روش مثلث سازی است. در پیاده سازی سخت افزاری این الگوریتم به علت استفاده از تکنولوژی های موازی سازی و خط لوله ای، سرعت عملیات و پردازش به نحو قابل ملاحظه ای افزایش یافته و الگوریتم در زمان بسیار کوتاهتر نسبت به حالت نرم افزاری انجام می گیرد. این افزایش سرعت در تعیین جهت بی درنگ و با دقت بالای فضاپیما اهمیت خود را نشان می دهد. بر اساس بررسی های صورت گرفته، برای تصاویر آسمان با ابعاد 480×320 الگوریتم های نرم افزاری ردیاب ستاره در بهترین حالت سرعتی معادل 20-10 فریم در ثانیه را فراهم می کنند. حال آنکه پیاده سازی سخت افزاری الگوریتم ردیاب ستاره به روش مثلث سازی با استفاده از معماری پیشنهادی نشان می دهد که سخت افزار حاصله با خطای کمتر از 6/0 پیکسل نسبت به الگوریتم نرم افزاری سرعتی معادل 54/808 فریم در ثانیه در تکنولوژی cmos 65nm و 73/258 فریم در ثانیه در تکنولوژی cmos 180nm را فراهم می کند.

سیستم های آموزشی مبتنی بر وب هوشمند و تطبیق پذیر به عنوان راه حلی برای ایجاد محیط های یادگیری شخصی(ple) ارائه شده اند. این سیستم ها سعی در پیشنهاد آموزش های شخصی به یادگیرنده با توجه به مدلسازی دانش، اولویت ها و اهداف او دارند. سیستم های پیشنهادگر (rs) نیز برای حمایت یادگیرندگان و پیشنهاد منابع یادگیری مناسب به منظور حل مساله اضافه بار اطلاعات و شخصی سازی محیط یادگیری با توجه به گرایش و اولویت های یادگیرنده به عنوان جزئی از این سیستم ها به کارگرفته شده اند. این تحقیق در سه بخش مجزا با هدف بهبود عملکرد rs جهت ارائه منابع یادگیری و دروس یادگیری ارائه شده است. در دو بخش اول هدف پیشنهاد منابع یادگیری و بخش سوم هدف پیشنهاد دروس مناسب می باشد. در بخش اول ویژگی های صریح (آشکار) و ویژگی های ضمنی (پنهان) برای منابع یادگیری و یادگیرندگان معرفی می شود. در پیشنهادگر مبتنی بر ویژگی های صریح ((eabr، ابتدا منابع در فضای چند بعدی ویژگی های صریح مدل شده و سپس درخت ویژگی های یادگیرنده (lat) به منظور مدل کردن ارجحیت های چندگانه یادگیرنده با استفاده همزمان ویژگی های صریح منبع، امتیازدهی یادگیرنده و ترتیب مطالعه منابع ساخته می-شود. از مفهوم تابع فراموشی تدریجی (gff) نیز برای ایجاد رویکردی داینامیک، در مدلسازی ارجحیت های کاربر استفاده می شود. در این پیشنهادگر پیشنهادات با استفاده از دو رویکر پالایش محتوایی مبتنی بر ویژگی (abcbf) و پالایش مشارکتی مبتنی بر ویژگی (abcf) تولید می شود. این پیشنهادگر قادر است مسائل تنک بودن داده ها و شروع سرد را کاهش داده و در عین یک لیست پیشنهادی نسبتا متنوع ارائه دهد. به منظور افزایش دقت پیشنهادات در مواقعی که اطلاعات درباره ویژگی های صریح کافی نمی باشد، ویژگی های ضمنی معرفی می شود. در پیشنهادگر مبتنی بر ویژگی های ضمنی ((eabr از تکنیک جداسازی غیر منفی ماتریس(nnmf) جهت استخراج ویژگی های ضمنی استفاده می شود. مقادیر اولیه این ویژگی ها نیز با استفاده از الگوریتم ژنتیک(ga) برای کاربران و آیتم ها تولید می شود. در نهایت در این بخش دو رویکرد وزنی و آبشاری جهت ترکیب پیشنهادات استفاده می شود. نتایج ارزیابی رویکرد ارائه شده با استفاده از داده های واقعی محیط آموزشی نشان از افزایش دقت پیشنهادات و کاهش مسائل تنک بودن داده ها و شروع سرد دارد. از آنجائیکه منابع یادگیری دارای یک ترتیب ذاتی در فرآیند یادگیری می باشند، در بخش دوم از کاوش الگوی توالی(spm) برای شناسایی الگوهای پنهان توالی دسترسی منابع یادگیری استفاده می شود. با مقایسه دو الگوریتمprefixspan و + bideمشخص شد که پیشنهادات دو الگوریتم دارای دقت (سنجه ) تقریبا یکسانی بوده در حالی که سرعت حل الگوریتم + bideبالاتر از prefixspan می باشد. بنابراین الگوهای توالی بسته کشف شده توسط +bide، توسط دو رویکرد پیشنهادات مبتنی بر مدل منطقی (lbr) و پیشنهادات مبتنی بر مدل مارکو (mbr) جهت تولید پیشنهادات استفاده شد. علاوه بر آن پیشنهادات lbr با پیشنهادات روش پالایش مشارکتی (cf) مبتنی بر آیتم با دو وزنی و آبشاری ترکیب شد. نتایج آزمایشات نشان می دهد که استفاده از الگوهای پنهان توالی دسترسی منابع یادگیری کیفیت پیشنهادات را بهبود می دهد. از آنجائی که پیشنهاد درس یا مساله به یادگیرنده بر اساس عملکرد قبلی او در گذشته می باشد، پیش بینی عملکرد یادگیرندگان از ضروریات سیستم های یادگیری است. لذا در بخش سوم رویکردی جدید بر مبنای سیستم های پیشنهادگر جهت پیش بینی عملکرد یادگیرنده ارائه می شود. ابتدا از الگوریتم k-میانگین جهت خوشه بندی یادگیرندگان استفاد می شود. بعد از تشکیل خوشه ها، قواعد انجمنی(ar) به منظور پیش بینی عملکرد یادگیرنده با توجه به عملکرد گذشته او (حداقل بعد از دو ترم تحصیلی) ویرایش می شود. به منظور بهبود دقت پیش بینی نتایج حاصل از ar با استفاد از روش رای اکثریت با نتایج cf تقویت می شود. نتایج ارزیابی رویکرد ارائه شده نشان داد که رویکرد ترکیبی دقت پیشنهادات را افزایش می دهد.

تاکنون مدل های نورونی گوناگونی برای بازتولید دینامیک های غیرخطی بیولوژیکی ارائه شده است، که مدل ایژیکویچ یکی از بهترین آنها از لحاظ پیچیدگی و صحت در الگوهای تولیدی و نیز از لحاظ مساحت می باشد. نورون سیلیکونی یک مدار vlsi مبتنی بر ترانزیستور فشرده است که می تواند انواع مدل های نورونی را پیاده سازی نماید. جهت این کار دو راهبُرد وجود دارد که مُد جریان به لحاظ توان و ابعاد پائین تر بهینه تر می باشد. در این مقاله ما یک مدار بسیار کم توان و ابعاد پائین برای مدل ایژیکویچ را بر پایه ی انتگراتورهای لگاریتمی ارائه کرده ایم. در مدار ارائه شده، با استفاده از کاهش خازن و سپس جریان های بایاس، مساحت و توان استاتیک به میزان قابل ملاحظه ای کاهش یافته است. بعلاوه، با کاهش سوئینگ ولتاژی مدار مقایسه کننده، توان دینامیک پائینی بدست آمده است. همچنین، یک راهکار عملی بهینه برای قسمت تشخیص پیک جریان با استفاده از یک ترانزیستور ایجادکننده ی مقاومتی بزرگ معرفی شده است. راهکار دوم جهت عملیاتی تر کردن مدار، استفاده از مدار تولید ولتاژ مرجع است. لازم به ذکر است که تمام ترانزیستورهای مدار در ناحیه زیر آستانه قرار دارند. شبیه سازی این مدار با استفاده از تکنولوژی 180nm است. مطابق با نتایج بدست آمده، توان و مساحت، بترتیب، از 1.65nw و 1100?m2 به 650pw و 180?m2 بهبود یافته است و 12 الگو از نورون های کورتیکال نیز تنها با 3 پارامتر تنظیم بازتولید شده است.

بسیاری از مدارهای الکترونیکی نسبت به تغییرات دما حساس هستند. این حساسیت در مورد منابع تغذیه بیشتر است. داشتن یک منبع تغذیه مستقل از دما ضرورت مهم طراحی های امروزی است. این مدارهای مستقل از دما را تحت عنوان مراجع شکاف باند می نامند. در این پایان نامه بررسی اجمالی بر روی مراجع شکاف باند صورت گرفته است. این کار همچنین دسته بندی از مراجع شکاف باند را ارائه میدهد که سه نوع از این مراجع بر دسته بندی اولیه ارائه شده در سال 2010 افزوده میشود. دو مرجع شکاف باند با اصلاح دمایی و مدار شروع کننده سریع و کم مصرف در این مجموعه نشان داده میشود که ضریب دمایی ppm/°c 3.9 از انها در رنج دمایی 40- تا 50 درجه سانتیگراد حاصل میشود. این مراجع پیشنهادی psrr برابر با 49.3- را در فرکانس khz10 و psrr برابر db126.1- در فرکانس mhz1.8 برای مرجع پیشنهادی 2 حاصل میکند. فاکتور ارزشی نیز ارائه میشود که مراجع پیشنهادی دارای مقدار 15.4 در این فاکتور میباشند. یک مرجع شکاف باند زیر یک ولت با اصلاح دمایی نیز تشریح میشود که دارای ضریب دمایی برابر با ppm/°c 3.7 در رنج دمایی 25- تا 125 درجه سانتیگراد است. در نهایت اثر مرجع شکاف باند پیشنهادی 2 در کنار یک ldo انالوگ و دیجیتال مورد بررسی قرارگرفته است که نتایج حاصل از شبیه سازی نشان دهنده صحت عملکلرد مرجع شکاف باند پیشنهادی 2 در کنار این دو ldo است.

در این تحقیق مدار بازیابی کلاک و داده ای طراحی گردیده است که دارای خاصیت انطباق-پذیری بین توان مصرفی و فرکانس کاری مدار هست. بدین ترتیب می توان برای سیستم یک حالت استراحت و یک حالت آماده به کار در نظر گرفت که در حالت استراحت فرکانس مدار و درنتیجه توان مصرفی به شدت کاهش خواهد یافت. در طراحی این مدار از منطق کوپل شده ی سورس که قابلیت بالای کنترل توان را دارد استفاده گردیده است. همچنین باهدف کاهش حداکثری مصرف توان مدار، تمامی بلوک های مدار در ناحیه ی زیر آستانه بایاس گردیده اند.

چکیده ندارد.