در این پایان نامه هدف ارائه یک پیش اعوجاج دهنده دیجیتالی است که توانای اصلاح عناصر غیر خطی و اثرات حافظه تقویت کننده توان را دارا بوده و در عین حال پیاده سازی بسیار ساده ای داشته باشد. بنابراین پیش اعوجاج دهنده بر مبنای lut را هدف قرار دادیم. ابتدا پیش اعوجاج دهنده ml-2d lut ارائه شده است که سرعت همگرای بسیار بیشتری نسبت به پیش اعوجاج دهنده 2d-lut دارد. سپس به دلیل اینکه پیش اعوجاج دهنده بر مبنای 2d-lut توانای بسیار ضعیفی در اصلاح اثرات حافظه تقویت کننده دارد، پیش اعوجاج دهنده توانمند tapped delay line lookup table (tdl-lut) برای اولین بار پیشنهاد شده است. در ادامه برای بهبود مصالحه میان سرعت همگرای و دقت در lut، پیش اعوجاج دهنده tdl ml-lut ارائه می شود که سرعت همگرای بسیار بیشتری نسبت به پیش اعوجاج دهنده tdl-lut دارد. برای شبیه سازی ها از یک سیگنال ofdm برای استاندارد dvb-t با مدولاسیون 64-qam در نرم افزار matlab استفاده شده است. در نهایت شبیه سازی برای خطی سازی سه مدل واقعی رایج برای تقویت کننده توان که برای شبیه سازی در مقالات استفاده می شوند، انجام می گیرد. نتایج شبیه سازی نشان می دهد که پیش اعوجاج دهنده پیشنهاد شده کارآیی بهتری نسبت به پیش اعوجاج دهنده پرکاربرد چند جمله ای حافظه دار دارد و در عین حال از نظر محاسبات و پیاده سازی، ساده ترین پیش اعوجاج دهنده ای است که تا کنون ارائه گردیده است.

در این پایان نامه سه تقویت کننده کم نویز برای باند ku طراحی شده اند . در هر یک از این سه طرح سه روش تطبیق متفاوت مبتنی بر طراحی فیلتر میانگذر برای نخستین بار استفاده شده است . دو مدار نخست از ناحیه کانال کوتاه و اشباع حامل ها برای دستیابی به حداکثر گین ، خطینگی و فرکانس قطع برای ترانزیستورها استفاده می کنند و علاوه بر آن نسبت به کارهای مشابه توان بسیار کمتری مصرف می کنند . در طرح فیلتر ورودی دو مدار اول ایده ی تطبیق مقاومتی سری برای نخستین بار بررسی شده است و نشان داده شده که این ایده می تواند گین مناسبی فراهم کند و در عین حال توان مصرفی بسیار پایینی داشته باشد . در طرح فیلتر ورودی مدار سوم هم ایده ی تطبیق فعال مجازی برای نخستین بار بررسی شده است و در بخش مربوطه می بینیم که این ایده پتانسیل بسیار جالبی در تفکیک سیگنال های i و q در گیرنده به دست می دهد که می تواند کار طراح سیستم را بسیار آسان کند . در این پایان نامه برای نخستین بار ناحیه کانال کوتاه به طور مستقل و مفصل به عنوان یک نقطه کار مناسب برای طراحی تقویت کننده کم نویز بررسی شده است و پارامترهای مختلف تقویت کننده برای این نقطه کار شبیه سازی و با سایر نقاط کار ترانزیستور مقایسه شده اند . در فصل مربوط به خطینگی انواع روش های جمع مشتقات به طور کامل و مفصل شبیه سازی و مقایسه شده اند و در ضمن آن چند ایده ی جدید هم به روش های سابق اضافه شده است که نسبت به روش های قبلی عملکرد بسیار بهتری دارند .

در این پایان نامه هدف ارائه یک پیش اعوجاج دهنده دیجیتالی است که توانای اصلاح عناصر غیر خطی و اثرات حافظه تقویت کننده توان را دارا بوده و در عین حال پیاده سازی بسیار ساده ای داشته باشد. بنابراین پیش اعوجاج دهنده بر مبنای lut را هدف قرار دادیم. ابتدا پیش اعوجاج دهنده ml-2d lut ارائه شده است که سرعت همگرای بسیار بیشتری نسبت به پیش اعوجاج دهنده 2d-lut دارد. سپس به دلیل اینکه پیش اعوجاج دهنده بر مبنای 2d-lut توانای بسیار ضعیفی در اصلاح اثرات حافظه تقویت کننده دارد، پیش اعوجاج دهنده توانمند tapped delay line lookup table (tdl-lut) برای اولین بار پیشنهاد شده است. در ادامه برای بهبود مصالحه میان سرعت همگرای و دقت در lut، پیش اعوجاج دهنده tdl ml-lut ارائه می شود که سرعت همگرای بسیار بیشتری نسبت به پیش اعوجاج دهنده tdl-lut دارد. برای شبیه سازی ها از یک سیگنال ofdm برای استاندارد dvb-t با مدولاسیون 64-qam در نرم افزار matlab استفاده شده است. در نهایت شبیه سازی برای خطی سازی سه مدل واقعی رایج برای تقویت کننده توان که برای شبیه سازی در مقالات استفاده می شوند، انجام می گیرد. نتایج شبیه سازی نشان می دهد که پیش اعوجاج دهنده پیشنهاد شده کارآیی بهتری نسبت به پیش اعوجاج دهنده پرکاربرد چند جمله ای حافظه دار دارد و در عین حال از نظر محاسبات و پیاده سازی، ساده ترین پیش اعوجاج دهنده ای است که تا کنون ارائه گردیده است.

کدهای بررسی توازن کم چگال(ldpc)، در حال حاضر به عنوان بهترین کدهای تصحیح خطای شناخته شده، به دلیل برخورداری از توانایی بالا در تصحیح خطا و مطابقت با استانداردهای مختلف از جمله 802.16e، توجه زیادی را به خود جلب کرده اند. از این رو امروزه تکنیک های کارآمد برای دکدینگ کدهای ldpc، بسیار مورد توجه قرار گرفته است. اگرچه عملکرد این کدها به صورت تئوری بسیار موفقیت آمیز بوده است، اما در عمل، پیاده سازی این کدها و عمل دکدینگ آن ها با مشکلاتی از قبیل میزان سطح تراشه مصرفی و محدودیت توان مصرفی روبرو بوده است. تاکنون روش های بسیاری برای کاهش سطح تراشه و کاهش توان مصرفی ارائه شده است. ولی ارائه راهکارهایی برای افزایش توان عملیاتی هم چنان به عنوان یک موضوع مهم در پیاده سازی دکدرهای ldpc مورد بررسی می باشد. عمده هدف از ارائه این پایان نامه، ارائه یک ساختار برای پیاده سازی دکدر ldpcبه گونه ای که توان عملیاتی را افزایش دهد و در عین حال از توان مصرفی پایینی برخوردار باشد. در این پایان نامه یک ساختار جدید برای پردازش سطرها و ستون ها ارائه شده است، که با پردازش همزمان سطرها و ستون ها، از تعداد پالس در هر تکرار کاسته و در نتیجه باعث افزایش توان عملیاتی می گردد. پس از تشریح الگوریتم ها، دو الگوریتمی که مورد بررسی قرار گرفته است، الگوریتم لایه بندی شده و الگوریتم حداقل مجموع می باشد. بعد از بررسی روش های پیاده سازی و عوامل موثر بر عملکرد دکدینگ، روش پیشنهادی برای طول کد 2304، نرخ کد 1/2، تعداد تکرار 10 و معماری نیمه موازی اعمال شده است. برای کاهش میزان سطح تراشه مصرفی و کاهش توان مصرفی از ماتریس qc و تعداد بیت محدود 7 استفاده شده است. با استفاده از دکدرهای ارائه شده بر پایه الگوریتم لایه بندی شده و الگوریتم حداقل مجموع، می توان به 6-10 ber= به ترتیب در db2.1eb/n0= و db3eb/n0= دست یافت. نتایج سنتز ساختارهای ارائه شده برای استاندارد ieee 802.16e، با استفاده از نرم افزار design compiler و تکنولوژی nm 130 نشان می دهد، که می توان به توان عملیاتی mb/s198 و mb/s 183 با توان مصرفی mw189 و mw299 در فرکانس کاری mhz 100 دست یافت

یکی از چالش برانگیزترین و حساس ترین بلوک ها در بین انواع مختلف بلوک های سازنده ی یک فرستنده-گیرنده، بلوک سنتزکننده ی فرکانس می باشد. این بلوک به صورت عمده مبتنی بر ساختار حلقه های قفل فاز پیاده سازی می شوند. از این رو به دلیل داشتن مشخصات بهتر مدارات دیجیتال نسبت به آنالوگ از جمله سرعت بالا، مصرف توان و مساحت کم، پیاده سازی این سیستم ها در حوزه ی دیجیتال از اهمیت زیادی برخوردار است. در این پایان نامه تحقیقات را با هدف طراحی یک حلقه ی قفل فاز تمام دیجیتال (adpll) با نویز فاز پایین و محدوده ی فرکانسی گسترده آغاز نمودیم. در این ساختار برخلاف اکثر ساختارهای متداول برای dco، به دلیل مشکلات مربوط به اندازه ی مورد نیاز برای خازن های متغیر، از یک ساختار جدید که شامل یک مبدل دیجیتال به آنالوگ دلتا سیگما و یک اسیلاتور کنترل شونده با ولتاژ می باشد استفاده شده است. همچنین از یک فیلتر دیجیتال iir سری با فیلتر حلقه در ساختار adpll استفاده شده است، که نویز خارج از باند را به طور قابل توجهی کاهش می دهد. فرکانس کاری مدار برابر با 1710 تا 1880 مگاهرتز برای کاربرد gsm-1800 می باشد. این حلقه ی قفل فاز تمام دیجیتال با نرم افزارهای matlab و ads طراحی و شبیه سازی شده است. شبیه سازی های مربوط به نرم افزار ads، در قسمت ptolemy و به صورت cosimulation سیستم دیجیتال با قسمت analog/rf و تکنولوژی 0.18µm cmos انجام شده است. نویز فاز dco طراحی شده، -115dbc/hz در آفست فرکانسی 500khz و نویز فاز کلی سیستم adpll، -95 dbc تا فرکانس آفست 1mhz و -120 dbc/hz در آفست فرکانسی 2 mhz به دست آمده است. رزولوشن فرکانسی به دست آمده برای dco، بسیار کمتر از 1khz می باشد، که مقدار قابل قبولی برای کاربردهای gsm است

در این رساله یک رویکرد فشرده سازی سیگنال های عصبی مبتنی بر تبدیل های whtو dct پیشنهاد می شود. بر مبنای این رویکرد، دو سامانه فشرده سازی داده های عصبی برای استفاده در سامانه های ثبت چند کاناله عصبی قابل کاشت در بدن طراحی و پیاده سازی شده است. کارایی روش پیشنهادی روی سیگنال های عصبی واقعی و همچنین سیگنال های عصبی سنتز شده مورد ارزیابی قرار گرفته است. این روش قادر است نرخ فشرده سازی حدود 70 ( 70 برابر کاهش داده) ارائه کند در حالی که خطای نرمالیزه rms سیگنال-بازسازی شده بعد از فشرده سازی حدود 5% است. مسائل و ملاحظات فشرده سازی سیگنال های عصبی با استفاده از این روش، از دیدگاه پردازش سیگنال به طور کامل مطالعه شده است. یک سامانه 128 کاناله فشرده سازی داده های عصبی مبتنی بر wht طراحی و پیاده سازی شده است. این طراحی با استفاده از تکنولوژی 65nm cmos سنتز شده و شبیه سازی بعد از طرح بندی با لحاظ کردن تاخیر ها و همچنین نرخ فعالیت سویچینگ گره های مدار انجام شده است. این سامانه در ولتاژ تغذیه1.2v توان 59.2µw را مصرف می کند و اندازه سطح آن 0.29mm2 است. یک نسخه 64 کاناله از این طراحی برای ساخت ارسال شده است. تکنیک کاهش ولتاژ تغذیه تا زیر ولتاژ آستانه به منظور کاهش توان مصرفی به کار گرفته شده و با کاهش ولتاژ تغذیه از 1.2v به 0.5v توان مصرفی حدود 80% کاهش یافته است. بر مبنای روش فشرده سازی مبتنی بر dct، یک پردازشگر 128 کاناله سیگنال های عصبی طراحی و پیاده سازی شده است. این پردازشگر علاوه بر فشرده سازی سیگنال های عصبی، داده های فشرده شده تمام کانال ها را به صورت یک رشته بیت سریال آماده می کند. پردازشگر طراحی شده قادر است در شرایط فعالیت همزمان همه کانال ها با نرخ آتش کردن 70spike/s بدون از دست رفتن پتانسیل های عمل یا بوجود آمدن تاخیر اضافی، همه آنها را پشتیبانی کند. این پردازشگر با استفاده از تکنولوژی 65nm cmos سنتز شده و دارای مساحت 0.455mm2 با توان مصرفی 33.06µw در ولتاژ تغذیه 1.2v است. پایین بودن توان مصرفی و همچنین ابعاد طراحی های انجام شده در این رساله آنها را برای استفاده در سامانه های ثبت چندکاناله عصبی قابل کاشت در بدن مناسب می کند.

امروزه ارسال و دریافت اطلاعات به شکل صحیح بر روی کانال های نویزی یک فاکتور بسیار مهم در ارتباطات بی سیم به شمار می رود. به همین علت کدهای تصحیح خطا توسعه زیادی پیدا کرده اند. در سالیان اخیر کدهای چک پریتی با چگالی کم (ldpc) به واسطه قدرت تصحیح خطای قابل ملاحظه شان توجه زیادی را به خود جلب کرده اند و به همین علت برای استاندارد های مختلف نسل جدید سیستم های مخابراتی از جمله سیستم های وایمکس وwlan پیشنهاد گردیده اند. در کنار مزیت های بسیار این نوع کدگذاری، استفاده از آن ها در سیستم های مخابراتی سیار بی سیم با چالش هایی روبرو است. از این رو، مسئله پیاده سازی کارآمد دکودر برای این کدها به صورت جدی مطرح می باشد. هدف این پژوهش در وهله اول پیاده سازی با بیشترین دقت و با کمترین خطای پیاده سازی نسبت به شبیه سازی رفتاری است. در این بین کدهای qc-ldpc برای سیستم وایمکس طراحی و بهترین الگوریتم برای پیاده سازی کد طراحی شده، انتخاب شده است. سپس بستر سخت افزاری fpga (xilinx virtex 4 xc4vlx160) برای پیاده سازی انتخاب شده است، تا با استفاده از خاصیت انعطاف پذیری آن، تأثیر پارامتر های مختلف دخیل در کدهای ldpc در طراحی این کدها عملاً مشاهده شده و در نهایت بعد از تصمیم گیری در مورد خصوصیات نهایی کد به عنوان قدم بعدی پیاده سازی در سطحasic انجام پذیرد.

چکیده: با افزایش نرخ نمونه برداری، خطاهای مبدل دیجیتال به آنالوگ معمولی در لحظه کلیدزنی، موجب افت عملکرد فرستنده های مخابراتی می شوند. استفاده از سینوسی با دامنه و شیب صفر در لحظه کلیدزنی موجب حذف خطاهایی چون جیتر در مبدل می شود که به این ساختار مبدل دیجیتال به آنالوگ رادیویی گویند. در این پایان نامه بر روی تبدیل مستقیم دیجیتال به آنالوگ در فرکانس های رادیویی تمرکز شده است. طیف سیگنال دیجیتال در حوزه ی فرکانس عیناً بدون تضعیف تکرار می شود. اما بعد از تبدیل شدن به آنالوگ، تنها از تکرار اول آن، در فرکانس های پایین استفاده می شود. تکرارهایی که در فرکانس بالا قرار گرفته اند به دلیل ماهیت مبدل دیجیتال به آنالوگ دچار تضعیف می شوند. در این پایان نامه ساختاری جدید برای مبدل دیجیتال به آنالوگ فرکانس رادیویی پیشنهاد شده است. مبدل شامل مدولاتور دلتا-سیگما با نرخ نمونه برداری 400ms/s، مدار پمپ بار و میکسر با فرکانس محلی 2/4ghz است. در ساختار ارائه شده ورودی دیجیتال توسط مدولاتور دلتا سیگما به تک بیت تبدیل شده و نویز حاصل از کاهش تعداد بیت به بیرون از باند سیگنال انتقال داده می شود. تک بیت دیجیتال توسط پمپ بار از حالت مستطیلی به مثلثی تبدیل می شود و به طور همزمان با قرار گرفتن سینوسی درون این مثلثی آن را به فرکانس های رادیویی منتقل کرده ایم. از مزایای تبدیل مستقیم دیجیتال به آنالوگ به کمک شکل موج سینوسی و مثلثی می توان به کاهش اثر جیتر در پالس ساعت اشاره کرد. استفاده از شکل موج سینوسی برای کاهش اثر جیتر همچنین مزیت انتقال سیگنال به فرکانس های رادیویی را موجب می شود، در حالی که استفاده از شکل موج مثلثی برای کاهش اثر جیتر موجب حذف نویز خارج باند در این ساختار شده است. مدار ارائه شده به دو بخش سیستمی و مداری تقسیم شده که بخش سیستمی در نرم افزار matlab و بخش آنالوگ در نرم افزار cadence با تکنولوژی 0/18?m cmos طراحی و شبیه سازی شده است. نتایج شبیه سازی نشان می دهد که تضعیف نویز خارج باند برای این ساختار در حدود 16db بهتر از ساختار معمولی است. در این ساختار مدولاتور دلتا سیگما دارای نسبت توان سیگنال به نویز در حدود 79db در پهنای باند 5mhz می باشد. توان خروجی ساختار -4dbm و توان مصرفی بدون مدار بایاس در حدود 1/5mw بوده که 1/3mw مربوط به میکسر و 0/2mw مربوط به پمپ بار است.

سیستم های مخابراتی نسل جدید جهت کارکرد بهینه خود، به مبدل های آنالوگ به دیجیتال و دیجیتال به آنالوگی نیاز دارند. که بتوانند خود را با شرایط جدید کاری تطبیق دهند. این مبدل ها برای کارکرد بهینه، نیاز ندارند دقت و پهنای باند خود را با توجه به شرایط کاری مختلف تغییر دهند. مبدل دلتا-سیگما به دلیل داشتن تنوع در پارامترهای خود مثل تعداد حلقه ها، شکل قرارگیری آنتگرال گیرها در مدار و تعداد بیت های بلوک کوانتایزر، یکی از متنوع ترین این مبدل های داده به شمار می رود که بسیار مناسب برای سیستم های مخابراتی نسل جدید و از جمله رادیو نرم افزاری می باشد. در این پایان نامه، یک مبدل دلتا-سیگما با قابلیت تطبیق پذیری ارائه شده است که می تواند پهنای باند کاری خود را به صورت پیوسته تغییر دهد. همچنین طرح پیشنهادی در این مبدل، مصالحه موجود بین دقت و پهنای باند را که یک چالش مهم در مبدل های دلتا-سیگما می باشد از میان برداشته است تابتواند دقت مبدل را برای کارکرد پهنای باندهای بالا همچنان حفظ نمود، انعطاف پذیری مناسب مبدل داده پیشنهاد شده باعث گشته تابتوان آن را یک انتخاب مناسب برای کار در سیستم های مخابراتی رادیو نرم افزاری دانست. در طراحی مبدل نیز سعی شده، توان مصرفی آن تا حد امکان کاهش یابد تابتوان آن را یک انتخاب مناسب برای استفاده در انواع وسایل ارتباطی بر سیم به حساب آورد. سادگی در پیاده سازی مبدل و همچنین مصرف توان پایین آن، مبدل دلتا-سیگمای پیشنهاد شده را از طراحی هایی که تاکنون انجام گردیده متمایز می سازد. مبدل داده مورد بحث در تکنولوژی 0.18um با منبع تغذیه 87/1 طراحی شده و قادر است پهنای باند خود را از 100 khz تا 1mhz بدون تغییر در نرخ نمونه برداری تغییر دهد. محدوده دینامیکی مبدل در این باند فرکانسی بین 14 تا 16 بیت تغییر می کند و نیز توان مصرفی ان بین 02/4 تا 16/4 میلی وات متغیر است.

چکیده این پایان¬نامه، به طراحی یک فیلتر آنالوگ زمان گسسته با انتخاب¬پذیری بالا می¬پردازد. فیلتر پیشنهادی یک فیلتر آنتی الیاسینگ است که قبل از مبدل آنالوگ به دیجیتال در گیرنده قرار می¬گیرد. هم¬چنین این فیلتر دارای قابلیت تغییر پذیری با فرکانس نمونه¬برداری است. بنابراین برای رادیوی نرم-افزاری که دارای نرخ نمونه¬برداری متغیر است، کاربرد دارد. ساختار فیلتر پیشنهادی بر اساس بکارگیری روش¬های زمان گسسته بوده و از ساختارهای فیلترهای iir و fir استفاده می¬کند. اساس کار فیلتر بر مبنای نمونه¬برداری به صورت بار روی خازن¬ها و انتگرال¬گیری هم¬زمان با نمونه¬برداری برای تحقق فیلترهایی با پاسخ فرکانسی سینک (sinc) می¬باشد. انتخاب کانال و تضعیف خارج باند به¬وسیله¬ی فیلتر iir و آنتی الیاسینگ توسط فیلتر fir انجام می-شود. فیلتر پیشنهادی در این پایان¬نامه، یک فیلتر پایین¬گذر با قابلیت تضعیف خارج باند بیشتر از 100db است. ساختارهای قبلی نمونه¬برداری بار از فیلترهای fir استفاده می¬کردند بنابراین سطح مصرفی بالایی داشتند. در این پایان¬نامه از فیلتر iir استفاده شده است. این امر موجب کاهش سطح مصرفی ساختار پیشنهادی می¬شود؛ حساسیت نسبت به خازن¬های پارازیتی کمتر خواهد شد و تضعیف خارج باند بیشتری فراهم می¬کند. در فرکانس¬های پایین، نویز فلیکر ترارسانا غالب است و در استانداردهایی با پهنای باند کم ایجاد مشکل می¬کند. بنابراین در این پایان¬نامه برای کاهش اثر نویز فلیکر، فرکانس مرکزی فیلتر به نصف فرکانس نمونه¬برداری منتقل می¬شود. کلیدواژه: فیلتر آنتی الیاسینگ، نمونه¬برداری بار، فیلتر fir، فیلتر iir، زمان گسسته، رادیوی تعریف شده با نرم افزار.

یکی از مهم ترین معایب فیلتر های n مسیره تازدگی هارمونیکی (hfb) می باشد. یعنی بعضی از هارمونیک های فرکانس سوئیچینگ (fs) می توانند با تبدیل فرکانسی ، مولفه هایی را در باند عبور فیلتر ایجاد کنند. در این پایان نامه روشی سیستماتیک ارائه شده است تا بدون افزایش فرکانس کلاک مرجع ورودی (clkin)، مشکل تازدگی هارمونیکی فیلترهای n مسیره کاهش یابد. برای دستیابی به این هدف، ابتدا تازدگی هارمونیکی در یک فیلتر n مسیره با یک روش ساده توضیح داده شده و روابط ساده ای برای مدل کردن این مشکل استخراج شده است. سپس با استفاده از نتایج این آنالیز، فیلتر m-n-path ارائه شده که از نظر تازدگی هارمونیکی مانند یک فیلتر m×n-path عمل می کند در حالی که فرکانس کلاک مرجع ورودی (clkin) آن برابر یک فیلتر n-path می باشد. برای اینکه نشان دهیم ایده فوق قابل پیاده سازی است، یک فیلتر 3-4-path طراحی و مشخصات آن را با یک فیلتر 4-path و یک فیلتر 12-path مقایسه کردیم. همچنین اثر غیر ایده آلی های مختلف مانند خطای فاز کلاک، عدم تطبیق و اثر خازن پارازیتیک، روی عملکرد این ساختار مورد بررسی قرار گرفت. پیاده سازی فیلتر 3-4-path در سطح ترانزیستور و در تکنولوژی 0.18 ?m cmos انجام شد. نتایج شبیه سازی توسط نرم افزار cadence نشان می دهد که این فیلتر دارای بهره باند عبور 17 db، محدوده تنظیم پذیری 0.2-1.2 ghz، 25 mhz پهنای باند -3 db، ضریب کیفیت (q) 8-48، تضعیف خارج از باند 18 db، تضعیف هارمونیک سوم فرکانس سوئیچینگ 16 db، عدد نویز 4.35 db (استفاده از سلول gm ایده آل) و 6.95 db (برای سلول gm واقعی) می باشد. قوی ترین تازدگی هارمونیکی از حوالی هارمونیک یازدهم فرکانس سوئیچینگ و با تضعیف 23.8 db اتفاق می افتد. در این ساختار، هر سلول gm حدود 12.4 ma جریان از تغذیه 1.8 v می کشد و نهایتا iip3 و p1db,cp به ترتیب برابر 17 dbm و 4 dbm می باشد.

رشد سریع در زمینه ارتباطات بی سیم، طراحان مدارهای آنالوگ را ملزم به طراحی و ساخت مدارهایی کرده است که بتوانند نیازهای استانداردهای جدید را برآورده سازند. طراحی دقیق نوسان سازها به عنوان یکی از مهمترین اجزای سازنده این مدارات نیز بسیار مورد توجه قرار گرفته است. یکی از مهمترین چالش های طراحی بلوک نوسانساز دستیابی به نویز فاز پایین در آن است. در این پایان نامه ساختار نوسان سازی ارائه شده که بدون حضور منبع جریان بایاس و با کاهش دامنه نوسان روی درین ترانزیستورها به مشخصه نویز فاز مطلوبی دست یافته است. تحلیل این مدار تشدید مرتبه ی چهار و محاسبه ی نویز فاز ناشی از قطعات آن و همچنین بررسی اثر مدار تشدید در بهبود نویز فاز ترانزیستورهای هسته ی اصلی نوسان ساز در مقایسه با ساختار رایج، نشان می دهد مدار پیشنهادی در فرکانس و توان مصرفی مشابه دارای نویز فاز پایین تری است. به علاوه ساختار پیشنهادی از شرط شروع نوسان آسان تری نیز برخوردار است. کاهش دامنه ی ولتاژ نوسان روی درین ترانزیستورها در ساختار پیشنهادی باعث افزایش قابلیت اطمینان قطعات آن می شود. همچنین به علت عدم بکارگیری منبع جریان بایاس، ساختار پیشنهادی در ولتاژهای تغذیه پایین نیز عملکرد نویز فاز مطلوب خود را حفظ می کند.

این پایان نامه به معرفی، بررسی و طراحی یک سنتز کننده فرکانس دیجیتال مستقیم می پردازد. در این کار به منظور کم کردن توان مصرفی و سطح اشغال شده روی تراشه، ساختاری بهینه شده برای مبدل های دیجیتال به آنالوگ ارائه شده است. در ساختار متداول سنتزکننده های فرکانسی مستقیم دیجیتال برای تولید موج سینوسی از یک بلوک نگاشتگر که یک محاسبه کننده دیجیتال و یا یک حافظه خواندنی می باشد، استفاده می شود. در کار مدنظر، هدف استفاده از حافظه فقط خواندنی برای نگاشت گر اطلاعات فاز به دامنه سینوسی است که به دلیل گلوگاه بودن برای سرعت و اشغال سطح زیاد اضافی روی تراشه، به جای آن از مبدل های دیجیتال به آنالوگ وزن دهی شده مجذور سینوسی استفادهشده است. از طرفی، تولید سیگنال هایی با فرکانس نزدیک نایکوئیست نیازمند فیلتر های تیز می باشد. به منظوراجتناب از استفاده چنین فیلترهایی و همچنین تولید سیگنال های با نرخ نایکوئیست یا فراتر از آن از مبدل های دیجیتال به آنالوگ موازی بهره گرفته شده است. استفاده از مبدل های موازی همچنین باعث کم شدن سرعت کار مبدل ها خواهد شد. علاوه بر این، به دلیل ماهیت پله ای خروجی تولیدشده در مبدل ها، طیف سیگنال حاوی فاق هایی در فرکانس کلاک می باشد که مانع تولید سیگنال هایی با فرکانس های نزدیک و حتی بالاتر از نایکوئیست می شود. بدین منظور از تکنیک برگشت به صفر که باعث انتقال این صفرها می شود، استفاده شده است. نتیجه استفاده از مبدل های دیجیتال به آنالوگ موازی افزایش توان و سطح اشغال شده روی تراشه می باشد که بدین منظور استفاده از مبدل هایی نایکنواخت پیشنهادشده است. از طرفی ساختار پیشنهادی، با اصلاح ضرایب مبدل ها، موفق به حذف بلوک ضرب کننده از ساختار متداول شده است.

چکیده ندارد.