در این پایان نامه طراحی یک قسمت رادیویی برای یک گیرنده چند استاندارد بررسی شده است. با توجه به وجود چندین فرستنده-گیرنده بر روی یک چیپ, مهمترین چالش در پیاده سازی, تداخل موجود بین این فرستنده-گیرنده ها ارزیابی شده است. افزایش خطینگی قسمت رادیویی, موثرترین راه حل برای کاهش تداخل می تواند باشد, در نتیجه ساختار پایان نامه بر اساس طراحی یک قسمت رادیویی خطی بنا نهاده شده است. در قسمت اول تک تک بلوکهای موجود در یک قسمت رادیویی به شکل مجزا در نظر گرفته شده و سعی در بهبود مشخصات آنها شده است. در این قسمت یک تکنیک برای بهبود نویز و گین تبدیل میکسر های اکتیو ارائه شده است. کاهش نویز میکسر اجازه استفاده از گین کمتر در lna را می دهد که نهایتا باعث بهبود خطینگی قسمت رادیویی می گردد. در ادامه یک فیلتر میان گذر برای کاربردهای if پایین ارائه شده است و رنج دینامیکی آن با بهبود خطینگی فیلتر افرایش داده شده است. فیلتر میان گذر با رنج دینامیکی بالا در ساختار گیرنده if پایین حیاتی بوده و می تواند جایگزین فیلترهای خارج از چیپ باشد. در ادامه یک lna پهن باند که از تکنیک حذف نویز و اعوجاج بهره می گیرد بررسی شده است. چنین تقویت کننده ای می تواند در گیرنده باند وسیع بکار گرفته شود. در نهایت در این بخش از پایان نامه یک lna باند باریک که از تکنیک خطی سازی جمع مشتق برای بهبود خطینگی تقویت کننده بهره می گیرد, ارائه شده است. با توجه به تمایل به حرکت به سمت sdr , در بخش بعدی پایان نامه یک قسمت رادیویی با هدف استفاده در یک sdr برای پیاده سازی استانداردهای مخابراتی موجود در باند فرکانسی mhz 500 تا ghz 3 ارائه شده است. با علم به اینکه مدارهای مدجریان می توانند به خطینگی بالاتری دست پیدا کنند, این قسمت رادیویی بجای تقویت کننده کم نویز و میکسر اکتیو از ترانس کانداکتانس کم نویز و میکسر پسیو استفاده می کند. جریان خروجی میکسر توسط تقویت کننده ترانس امپدانس به ولتاژ تبدیل می شود که تا 3 درجه فیلترینگ نیز انجام می دهد. نتایج شبیه سازی نشان می دهد که خطینگی درجه 3 داخل و خارج از باند قسمت رادیویی برای پیاده سازی چنین گیرنده چند استاندارد, بسیار امیدوار کننده است.

امروزه با کاهش ابعاد تراشه¬ها به مقادیر نانو متری، حساسیت مدار¬های دیجیتال نسبت به اشکال¬های تک رخداد گذرا افزایش پیدا کرده است. این رخداد¬ها چالشی جدی برای قابلیت اطمینان سیستم به شمار می¬روند. بنابراین طراحی سامانه¬های تحمل پذیر در برابر خطای نرم از اهمیت روز افزونی برخوردار است. هدف این پایان¬نامه بررسی و جبران خطای نرم در مدار¬های دیجیتال ( شامل مدارات منطقی (ترکیبی و ترتیبی) و عناصر حافظه) می¬باشد. در این پایان¬نامه برای مقاوم¬سازی مدار¬های ترکیبی از رویکرد مبتنی بر سایز¬بندی گیت¬های حساس¬تر استفاده می¬شود. برای شناسایی گیت¬های حساس¬تراز ابزار atpg استفاده شده است و سایز¬بندی بهینه توسط مدل تحلیلی مطرح شده در پایان نامه انجام می¬شود. برای تعمیم روش پیشنهادی به مدار¬های ترکیبی متشکل از حجم بالایی از گیت¬های منطقی الگوریتمی بهینه از نظر هزینه ارئه شده است. در این پایان¬نامه همچنین دو سلول حافظه(sram) 14 ترانزیستوری و 9 ترانزیستوری پیشنهاد شده است. نتایج شبیه¬سازی نشان می¬دهد که سلول¬های پیشنهادی پارامتر-های توان مصرفی، پایداری( استاتیک و داینامیک) و تحمل¬پذیری در برابر خطای نرم را به مقدار قابل توجهی بهبود داده¬اند.

کاهش ابعاد ترانزیستورها در نسل جدید حافظه های nand flash و رهسپار شدن آن ها به سمت حوزه های طراحی نانومتر منجر به عدم صحت در برنامه ریزی و پاک کردن اطلاعات در این طراحی ها شده است؛ درنتیجه قابلیت اطمینان در ذخیره سازی به عنوان چالشی مهم در ساختار این نوع حافظه ها تبدیل شده است. جهت مقابله با چنین چالشی در کنترلر این نوع از حافظه ها، بلوکی به نام ecc تعبیه شده است که وظیفه ی اصلی آن غلبه بر نرخ بالای خطا است، به طوری که جهت افزایش اطمینان در ذخیره سازی، از کدهای تصحیح خطا استفاده می شود. تاکنون مطالعات گوناگونی روی کدهای تصحیح خطای به کار گرفته شده در کنترلر حافظه های nand flash صورت گرفته است. در این پایان نامه ساختار کدهای تصحیح خطای bch و دو بلوک bch اینکدر و دیکدر موردبررسی قرار می گیرد و روش هایی جهت بهینه سازی بلوک دیکدر bch ارائه می شود تا ضمن بهبود قابلیت اطمینان در ذخیره سازی منجر به افزایش کارایی حافظه شود. فرآیند کدگشایی و تصحیح خطا در بلوک دیکدر bch توسط سه زیر بلوک انجام می¬گیرد: بلوک تولید سیندروم، بلوک تولید چندجمله¬ای خطایاب و بلوک chien search جهت یافتن مکان وقوع خطا. دو نکته¬ی اساسی که در فرآیند بهینه¬سازی بلوک دیکدر bch مطرح است، میزان تأخیر در فرآیند تصحیح خطا و حجم سخت افزاری هر یک از زیر بلوک¬ها است. درنتیجه جهت غلبه بر چنین مشکلی روشی موثر مبتنی بر معماری موازی برای زیر بلوک های دیکدر bch پیشنهاد شده است که منجر به کاهش میزان تأخیر زمانی و تسریع در انجام محاسبات خواهد شد، از طرفی راه حل پیشنهادی ما جهت کاهش حجم سخت-افزار بلوک دیکدر bch، استفاده از الگوریتم تطبیق تکرارشونده¬ها جهت حذف گیت¬های xor تکراری در بلوک chien search است که بیشترین حجم سخت¬افزاری بلوک دیکدر bch را اشغال کرده است. روش¬های پیشنهادی توسط زبان توصیف سخت¬افزار vhdl شبیه¬سازی و سپس جهت ارزیابی پارامترهای زمان، فرکانس کار، توان عملیات و حجم سخت¬افزار درxilinx ise سنتز شده است. روش¬های پیشنهادی بر روی مجموعه¬ای از داده¬ها اعمال شده و ضمن حفظ کارکرد اصلی توانسته است زمان فرآیند تصحیح خطا و حجم سخت¬افزاری بلوک دیکدر bch را کاهش دهد.